第一篇：数字钟

目 录

摘要................................................................1 ABSTRACT............................................................1 1.电路设计原理及框图...............................................2

1.1 分析要求，画出原理框图.......................................2

1.2 单元电路设计.................................................3

1.2.1 计数电路...............................................3 1.2.2 译码显示电路...........................................5 1.2.3 校时电路...............................................9 1.2.4 秒脉冲发生器..........................................11 1.3 总体电路....................................................14 2.仿真测试........................................................14 3.元件清单........................................................16 4.心得体会........................................................18 参考文献...........................................................20

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摘要

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，并便于功能的扩展。这次设计的数字钟分为以下几个模块：秒脉冲发生器，数字显示模块，计数模块，校时模块，抗抖动模块。可完成暂停，调时，整点报时功能。

Abstract A digital clock is a kind of digital circuit technology, minutes and seconds when the timing device, and the mechanical clock is higher than the accuracy and intuitive, and no mechanical device, has long use life, has been widely used.A digital clock design method, for example, there are many kinds of medium scale integrated circuit used electric clock, Also can use special electric clock chips with display circuit and the need of peripheral circuit electric clock, Still can use to realize electric clock chip, etc.These methods are each has its own characteristics, which use the microcontroller programming, flexible and electric clock to function.The design of the digital clock is pided into the following several modules: second pulse generator, digital display module, counting module, school, vibration module when module.Can complete suspension, adjustable, on time.关键字：数字时钟（digital clock）、计时（time counting）、校时（timing）、秒脉冲电路（pulse per second circuit）、显示电路（display circuit）武汉理工大学《数字电子技术基础》课程设计任务书

1.电路设计原理及框图

1.1 分析要求，画出原理框图

此次课程设计要求是设计数字钟电路并制作实物系统，按照基本要求，我们分析具体任务得到以下四点：

（1）设计一个秒脉冲发生器。

（2）设计一个两个60进制计数器和一个24进制计数器。（3）设计调时电路。（4）设计抗抖动电路。（5）设计显示电路。（6）将各电路结合起来。

可用于时钟计数及校时电路的总体方案框图如1.1所示：

图1.1 总体方框图

1秒脉冲产生的信号是电路的时钟脉冲和定时标准，电路采用晶体振荡电路及分频电路来实现。译码显示电路用74LS47及共阳极七段显示译码管构成。校时电路用开关及简单逻辑门来实现。

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1.2 单元电路设计 1.2.1 计数电路

计数器按计数的功能来分，可分为加法计数器、减法计数器和可逆计数器；按进位基数来分，可分为二进制计数器、十进制计数器和任意进制计数器；按计数的进位方式来分，可分为同步计数器和异步计数器。译码器是一个多输入、多输出的组合逻辑电路，它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。

计数器选用中规模集成电路74LS390进行设计，74LS390是常用的双二－五－十进制计数器，它采用8421码二—十进制编码，并具有直接置零端。1、74LS390的工作原理是：

A． 将输出QA与输入B相接，构成8421BCD码计数器； B． 将输出QD与输入A相接，构成5421BCD码计数器； C.有异步清零功能。其引脚图如下：

图 1.2 74LS390引脚图 武汉理工大学《数字电子技术基础》课程设计任务书

2、由74LS390构成的六十进制加计数器如图1.3：

图1.3 74LS390构成的六十进制加计数器

它的计数原理是：低位计数器U2（右）在CPA端时钟脉冲作用下作加计数，而只有当低位端QD由1变为0时（即十进制循环一个周期），高位计数器U1（左）才做加计数，直到加到6那一刻由于置零端此时开始有效，于是高位计数器重新回到0，此时计数器显示00，然后重新下一轮计数，因此便构成从00-59计数，即60进制。此处，当十位为6时，即十位Qc为1QB为1时，清零，则用与门接出Qc、QB，与门输出端接RD,则当为60时就立刻被清零，变成零，60不出现。

3、由74LS390构成的24进制加计数器。

同理，对于24进制的加计数器，原理基本一样。低位计数器U2（右）在CPA端时钟脉冲作用下作加计数，而只有当低位端QD由1变为0时（即十进制循环一个周期），高位计数器U1（左）才做加计数，直到加到6那一刻由于置零端此时开始有效，于是高位计数器重新回到0，此时计数器显示00，然后重新下一轮计数，因此便构成从00-24计数，即60进制。此处，当十位为2个位为4时，即十位QB为1个位Qc为1时，清零，则用与门接出个位Qc、十位QB，与门输出端接RD,则当为24时就立刻被清零，变成零，24不出现。

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其原理图如图1.4：

图1.4 74LS390构成的24进制加计数器

计时电路用与门实现进位功能，所用与门为74LS08.1.2.2 译码显示电路

如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阳显示方式就是把abcdefg这7个发光二极管的正极连接在一起并接正极电源；它们的7个负极接到7段译码驱动电路74LS47的相对应的驱动端上（也 武汉理工大学《数字电子技术基础》课程设计任务书

是abcdefg）。

1、由74LS47构成数码管的驱动电路

74LS47芯片是一种常用的共阳极七段数码管译码器及驱动器，常用在各种数字电路和单片机系统的显示系统中，74LS47显示译码器的功能如下表：

表1.1 74LS47的真值表

H=高电平L=低电平×=不定 注：

（1）当需要0到15的输出功能时，灭灯输入（BI）必须为开路或保持在高逻辑电平，若不要灭掉十进制零，则动态灭灯输入（RBI）必须开路或处于高逻辑电平。

（2）当低逻辑电平直接加到灭灯输入（BI）时，不管其它任何输入端的电平如何，所有段的输出端都关死。

（3）当动态灭灯输入（RBI）和 输入端A、B、C、D 都处于低电平而试灯输入(LT)为 高时，则所有段的输出端进入关闭且动态灭灯输出（RBO）处于低电平（响应条件）。

（4）当灭灯输入/动态灭灯输出（BI/RBO）开路或保持在高电平，且 武汉理工大学《数字电子技术基础》课程设计任务书

将低电平加到试灯输入(LT)时，所有段的输出端都得打开。

BI/RBO 是用作灭灯输入（BI）与/或动态灭灯输出（RBO）的线与逻辑。

LT为试灯输入，当LT=0，IB/YBR=1时，若七段均完好，显示字形是“8”，该输入端常用于检查74LS48显示器的好坏;当LT=1时，译码器方可进行译码显示。IBR用来动态灭零，当 LT = 1时，且IBR =0，输入A3A2A1A0=0000时，则IB/YBR=0使数字符的各段熄灭，当译码输入不全为0时该位正常显示，本输入端用于消隐无效的0；IB/YBR 为灭灯输入/灭零输出端，作为输入使用时，当 IB =0时不管输入如何, 数码管不显示数字；作为输出使用时，受控于LT、IBR，IBR为控制低位灭零信号,当YBR=1时, 说明本位处于显示状态，若YBR=0, 且低位为零, 则低位零被熄灭。

该电路在应用中可以驱动共阳极的发光二极管或直接驱动白炽灯指示器。

7447 之输出系为驱动器设计，其逻辑0 之吸入电流高达40mA，故在使用必须加入330Ω 左右电阻加以限流，以免过大电流流经LED 而烧毁显示器。

74LS47十位引脚图如下图：

图 1.5 74LS47引脚图

2、共阳极七段显示译码管的引脚图如下： 武汉理工大学《数字电子技术基础》课程设计任务书

图 1.6 共阳极七段显示译码管的引脚图

七段显示译码管要串上电阻才行，否则电流过大会烧坏管子。此处我们使用的是左边的一种共阳极七段显示译码管。

3、把六片的LAMP置高电平，译码器工作。具体电路如下：

图 1.7 计时电路

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1.2.3 校时电路

对于秒校时电路，只需让连接秒计时电路的CP无法输送到即可，待到标准秒钟数字与停下秒针数字一样时就让秒钟恢复计时，即让秒钟计时电路的CP重新可以输入即可。对于分及时校时电路，先让分及时计时电路停下来，再进行校时即可，具体步骤为：首先让分及时计时电路的CP停止输入，再采用手动按键开关所产生的脉冲让分和时的计数电路可以进行数字的调整。

秒脉冲校时电路如下图：

图 1.8 秒脉冲校时电路

秒脉冲校时电路是用一个简单逻辑门电路——二输入与门电路，分别实现脉冲CP的输入和停止输入。这个与门的一个输入端接使电路计时的CP脉冲，另一个输入端接控制电路。如上图所示，当开关断开时，即按键开关弹起时，与门的另一个输入端为高电平，与门打开，CP脉冲正常输入；当开关闭合式，即按键开关按下时，与门的另一个输入端为低电平，与门关断，CP脉冲不能正常输入。

正常计时时，令开关断开，即按键开关自然弹起；需要校时时，令开关闭合，即使按键开关按下，当秒时钟停下所显示数字与标准数字一样时，令秒时钟恢复行走，即再让按键开关恢复到自然的弹起状态。武汉理工大学《数字电子技术基础》课程设计任务书

分校时电路或时校时电路如下图：

图1.9 分脉冲或时脉冲校时电路

分校时电路或时校时电路是用两个与非门及两个反相器来分别实现CP的输入和停止输入以及校时功能的。如上图所示，两个与非门，当开关均断开时，即按键开关都处于自然弹起状态时，CP正常输入；当开关有一个闭合即按键有一个开关按下时，CP不能输入，一般使右边一个开关闭合来阻止CP的输入。当需要校时时，首先使CP停止输入信号，然后进行教校时。则先使右边开关闭合，再让左边的开关一闭一合地进行时钟数字调整。每次开关一闭一合均产生一个脉冲，也包含有一个下降沿，使时钟被触发，进而可以达到时钟数字调整。

与非门用4-2输入的74LS00，反相器用6-2输入的74LS04。因为此处有手动开关，所以涉及到抗抖动的问题。我们选用电容来抗抖动，因为电容有不能使电荷瞬间改变的功能。但电容不能选的太大，否则会影响整个电路的稳定性，而且也会延迟时间，使时间不准，秒计时电路的抗抖动电容太大还会与其直接相接的秒脉冲电路的频率，使其频率变小。若电容选的太小，抗抖动能力差，因此综合来那个方面考虑，我们在秒计时电路选用几十pf的电容，在分计时电路和十计时电路，采用几uf的电容。另外为了避免电源直接对电容充放电会有不稳定因素产生，因此在电容的支路上串联一小电阻，既不改变电路的总的电阻值，但会使电路更稳定。

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1.2.4 秒脉冲发生器

触发脉冲是由晶体振荡电路产生的，输出方波振荡频率为即为晶体振荡频率。在此处，我们选用振荡频率为32768HZ的晶体振荡器。为了得到所需的1HZ的脉冲信号，需对晶体振荡器的输出信号进行15分频。

此处用到了一个可以14分频的芯片CD4060.从CD4060芯片14分频后输出的信号在经过D触发器进行又一次分频，已获得1HZ的脉冲信号。

具体电路如下：

图1.10 秒脉冲发生电路

X1为振荡频率为32768HZ的晶体振荡器。Q13的输出为经过了14分频后的信号。D触发器的CP端接CD4060的Q13输出端，D接Q,输出为Q,则可达到二分频的作用。

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如下图为CD4060的引脚图：

图 1.11 CD4060的引脚图

下图为CD4060进行14分频的电路图：

图 1.12 CD4060的电路图

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下表为CD4060的真值表：

表 1.2 CD4060的真值表

下图为双D触发器4013的引脚图：

图 1.13 双D触发器4013的引脚图

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1.3 总体电路

图 1.14总体电路图

此电路由计时电路、校时电路、显示电路组成。

该电路元件清单如下：

2.仿真测试

此电路用Proteus进行仿真

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仿真图如下：

图 1.15 数字钟仿真图 武汉理工大学《数字电子技术基础》课程设计任务书

3.元件清单

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4.心得体会

这次课程设计从分析要求到设计电路到焊板子到写报告都学到了很多东西，关于理论的实践的。虽然这次这个过程中遇到了许多困难，但也找到了不少乐趣。

我们两个人一组，我们的电路是根据以前学过的知识设计出来的。我们首先设计电路图，然后用Proteus进行仿真，出了结果后我们就去买元件，然后进行焊板子。

我觉得这次课程设计最难的就是焊板子，焊板子要考虑板子的布局，焊的先后顺序，如果顺序焊的有点不对，很可能就焊不出来了。

我们首先焊的是秒脉冲发生器，我们在把板子连好以后，发现秒脉冲不能起振，经过反复检查才发现时4060的12脚没接地，将这个错误改正后我们得到了一个性能比较不错的秒脉冲发生器。

后来们进行的是时钟主要电路板的连接。由于开始时不知道7段显示译码管在接点源时要串电阻，一开始就烧了两个，让我们很郁闷。不过从中得到了启发，就是在接电路的过程中要接上拉电阻。

然后进行的是调试，调试过程中发现开关不能抗抖动，然后我们又想用电容来抗抖动，但是发现电容直接接上去后使电路不稳定，我们又在电容支路上串了一个小电阻，既不改变总体电路的阻值，又使电路保持基本稳定，电容不能太大也不能太小，太小的话会使抗抖动效果不好，太大的话使反应时间过长，导致调时困难。

在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接六进制,十进制,六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的,例如仿真的连接示意图中,往往没有接高电平的16脚或 18 武汉理工大学《数字电子技术基础》课程设计任务书

14脚以及接低电平的7脚或8脚,因此在实际的电路连接中往往容易遗漏.又例如74LS390芯片,其本身就是一个十进制计数器,在仿真电路中必须连接反馈线才能正常显示,而在实际电路中无需再连接,因此仿真图和电路连接图还是有一定区别的.在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的.武汉理工大学《数字电子技术基础》课程设计任务书

参考文献

[1] 谢自美.电子线路设计·实验·测试.华中理工大学出版社, 202_.5 [2] 彭介华主编.电子技术课程设计指导.高等教育出版社

[3] 康华光.电子技术基础数字部分（第五版）.高等教育出版社，202_ [4] 李哲英主编.电子技术及其应用基础（数字部分）.高等教育出版社，202_

第二篇：数字钟

数字钟电子技术课程设计报告

数字电子技术课程设计报告 题 目: 数字钟的设计与制作

学 年 学 期:

专 业 班 级: 学 号:

姓 名:

指导教师及职称:讲师 时 间: 地点： 设计目的

熟悉集成电路的引脚安排.掌握各芯片的逻辑功能及使用方法.了解面包板结构及其接线方法.了解数字钟的组成及工作原理.熟悉数字钟的设计与制作.设计要求 1.设计指标

时间以12小时为一个周期;显示时,分,秒;有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间;为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号.2.设计要求

画出电路原理图(或仿真电路图);元器件及参数选择;电路仿真与调试;.3.制作要求 自行装配和调试,并能发现问题和解决问题.4.编写设计报告 写出设计与制作的全过程,附上有关资料和图纸,有心得体会.设计原件

设计原理

数字电子钟由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路等组成。秒信号产生器是由石英晶体振荡器分频后得到的。秒计数器到60后，对分计数器送入一个脉冲，进行分计数，分计数器到60后，对时计数器送入一个脉冲，进行时计数，时计数器是12进制计数器，实现对一天12小时计数。数字电子钟的显示由计数器、译码器经数码管实现。首先构成一个CB555定时器产生震荡周期为一秒的标准秒脉冲，由74LS161采用同步预置数法分别组成六十进制的秒记数器、六十进制分记数器、十2进制时记数器，使用74LS48为驱动器。（1）秒信号发生器

秒信号由555定时器组成的多谐振荡电路来产生，振荡频率可通过调解R或C的值来改变。当R=47K,C=10uF。由公式得当Rw=47K时输出端输出震荡频率为1Hz。周期是1秒，即可作为秒的脉冲输入标准秒脉冲。555定时器组成的多谐振荡电路如下：

图2 555定时器组成的多谐振荡电路

（2）计数电路

60进制计数器有2片74LS161和74LS00连接而成。可以用于置数法和清零法的反馈。

利用74LS161和74LS00即可以组成60进制计数器作为分和秒计数器，（3）译码显示电路

译码显示器电路由译码器74LS48和数码管组成 三． 制作调试

在制作电路过程中，连接两点的电线布线要整齐，这样容易查找错误。】.在第一次调试秒部分时，我们发现数码管没显示，经过检查发现是芯片的电源没有接。芯片接上电源和接地后，数码管正常工作。开始没有注意到555芯片与其他芯片引脚的不同，使得一直没有脉冲出现。四．总结

通过这次对数字钟的设计与制作，我了解了设计电路的程序，也了解了关于数字钟的原理与设计理念。在设计过程中,我更进一步地熟悉了数电课上学过各种芯片的结构、工作原理和其具体的使用方法。在连接六十进制的进位及二十四进制中,我对74LS161置数法和清零法有了更深的了解。在连接二十四进制、六十进制的进位要求熟悉逻辑电路及其芯片各引脚的功能，这样在电路出错时便能准确地找出错误所在并及时纠正。在调试电路的过程中出错的主要原因都是接线和芯片的接触不良以及接线的错误，所以接线的时候一定要细心,不要接错。

在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的

此次的数字钟设计重在于仿真和接线,虽然能把电路图接出来,并能正常显示,但对于电路本身的原理并不是十分熟悉.总的来说,通过这次的设计实验更进一步地增强了实验的动手能力.

第三篇：数字钟

电子技术课程设计

__24_小时__数字钟

学院：电子信息工程学院

任课老师：张学成

课程设计：数字钟

学号：25号

班级：095

姓名：黄伟

目 录

一、课程设计的设计任务和基本要求„„„„„„1

二、总体框图 „„„„„„„„„„„„„„„1

三、选用器件及部分器件使用说明 „„„„„„6

四、功能模块 „„„„„„„„„„„„„„„14

五、总体设计电路图„„„„„„„„„„„„„17

六、课程设计的心得体会„„„„„„„„„„„19

七、参考文献„„„„„„„„„„„„„„„„20

数字钟

数字钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、显示直观、无机械传动装置等特点。因而广泛应用于车站、码头、机场、商店等公共场所。在控制系统中，也常用来作定时控制的时钟源。

一、课程设计的设计任务与基本要求

用中小规模集成电路设计并制作一台能显示时、分、秒的数字钟。（1）由信号发生器器产生时钟信号。（2）小时计数器用24进制计数器。

（3）可以用手动校正时间，能分别进行时、分的校正。（4）采用LED显示时、分、秒。（5）要求电路主要采用中规模集成电路。(6)要求电源电压+5伏— +10伏。

二、总体框图

(一)各个模块及功能

数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。其原理图如图6.1.1所示。

1.振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用多谐振荡器，设振荡频率f=1kKz。

图6.1.1 数字钟原理框图

2．分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，所以选用1片就可以完成上述功能，即3片级连则可获得所需要的频率信号：第1片的Q0端输出频率为1Hz标准秒脉冲信号。如果振荡频率为100kHz时，就需要5片74LS90进行级联。

3．时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。

4．校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许多倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将“秒”信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”

5.译码器、驱动及显示电路 从数字钟计数器输出的信号为8421BCD代码，需要经译码变成七段字形代码，用七段数码管显示出来。七段数码管分共阴，共阳两种，这里选用共阴数码管BS201，相应的译码器采用CT74248。由于采用静态方式显示，每个数码管必须有一个相应的译码器将8421BCD代码译成七段字形代码。

(二)方案设计及选择

方案一：由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。如图（1）所示。

图（1）

方案二：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度,通常选用石英晶体构成的振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此,一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。

图（2）

如图(2)所示为电子手表集成电路中的晶体振荡器电路,常取晶振频率为32768Hz,因其内部有15级2分频集成电路,所以输出端正好可得到1Hz的标准脉冲。

信号发生器是数字钟的核心。它的稳定度及频率的精确度决定了数字钟计时的准确程度，在本实验中我选用555振荡器产生脉冲经过整形、分步获得1Hz的脉冲。一般来说，振荡器的频率越高，计时精度就越高。

三、选用器件及部分器件的使用说明

74LS90 1片，74LS160 6片，74LS00 19片，74LS08 2片。74LS04 4片

74LS90逻辑框图

74LS90逻辑符号

74LS90逻辑功能:74LS90是异步二-五-十进制加法计数器，它即可以做二进制加法计数器，有可以做五进制和十进制加法计数器。

通过不同的连接方式，可以实现四种不同的逻辑功能；还可以借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9，其功能如下；

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QD、QC、QB输出端，为异步五进制加法计数器。(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端。则构成异步8421码十进制加法计数器。(4)若将CP1和QD相连，计数脉冲由CP2输入，QD、QC、QB、QA作为输出端，则构成异步5421码十进制加法计数器。

(5)清零、置9功能

a)异步清零

当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。b)置9功能

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001

74LS90逻辑功能表

74LS90内部原理图

74LS02逻辑框图(异或逻辑框图)

74LS02逻辑符号

74LS02内部原理图

74LS02逻辑功能表

异或逻辑功能如下:当A、B不同时,输出Y为1；而A、B相同时，输出Y为0。2输入端四或非门

74LS00逻辑框图(与非逻辑框图)

74LS00逻辑符号

74LS00内部原理图

74LS00逻辑功能表(与非逻辑功能表)

与非门逻辑功能:将A、B先进行与运算,然后将结果求反,最后得到的A、B的与非运算结果.因此,可以把与非运算看作是与运算和非运算的组合.2输入端四与非门

74LS08逻辑框图(与门逻辑框图)

74LS08逻辑符号

74LS08内部原理图

74LS08逻辑功能表(与门逻辑功能表)

与门逻辑功能：只有决定事物结果的全部条件同时具备时，结果才发生。2输入端四与门

74LS04逻辑框图(非门逻辑框图)

74LS04逻辑符号

74LS04内部原理图

74LS04逻辑功能表(非门逻辑功能表)

非门逻辑功能：只要条件具备了，结果便不会发生；而条件不具备时，结果一定发生。

四、功能模块

1．每个模功能块要分别打印出电路图，并详细说明每一模块的逻辑功能，每一器件的逻辑功能，器件之间的连接关系

（一）振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用石英晶体振荡器，设振荡频率f=1kKz。电路图如下

（二）分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，第1片的Q3端输出为1Hz。如果振荡频率为100kHz时，就需要5片74LS90进行级联。电路图如下图所示

（三）时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。电路图如下所示

（四）校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许2倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将震荡信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”。电路图如下所示

三． 总体设计电路图

1.数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。

555振荡器发生脉冲信号,经过分频器最后输出1Hz信号，把分频器的Q3接到计数器的INA处,使分频器与计数器相连。然后计数器与显示器相连，秒、分、时分别对应着。另外还有校正部分，图见校时电路的电路图。左边的开关是时校正，中间的开关是分校正，可以手动校正。

实验结果:实验箱上的数字钟正常运行,已经成功达到了设计的要求和目的。第一次连线没有显示出结果，原因是接线处有一处导线接触不良，经过检查，成功的排除了故障。当再一次打开数字实验箱开关后，还是跟第一次一样，只显示50秒，然后秒的数字就再运行。经过又一次检查，发现是秒显示器的74LS90器件接触不良，用手按住后，数字钟正常运行，秒到六十向分进一，分到六十向时进一，时到二十四时，自动回到零。自此，实验全部完成。

六．课程设计的心得体会

课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程。随着科学技术发展的日新月异，电子技术在生活中可以说是无处不在。因此做为二十一世纪的大学生来说掌握电子技术是非常之重要。回顾此次课程设计，至今我仍感慨颇多，的确，从选题到定稿，从理论到实践，在整整两周的日子里，可以说是苦多于甜，但是可以学到很多很多东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上无法学到的知识。通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的。只有理论与实际相结合才能提高自己的实际动手能力和独立思考的能力。在设计中遇到的问题有很多，这毕竟是第一次，难免会遇到各种各样的问题。在这次设计中我发现我所学的知识这远远不够，在今后的学习中我要更加努力奋斗！

这次课程设计终于顺利完成了，在设计中遇到了很多问题，最后在百度的帮助下都一一解决。在此我十分感谢百度对我的帮助和支持。

第四篇：数字钟课程设计

晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路

分频器电路将32768Ｈz的高频方波信号经74LS4060和74LS250的二分频的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器可以设计为12进制计数器或者24进制计数器，我们这里根据自己的意愿设计成24进制计数器。译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计采用的为ＬＥＤ数码管。

各单元模块设计和分析 晶体振荡器电路

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。

图2 晶体振荡器电路图

分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将32767Ｈz的振荡信号分频为１ＨZ的分频倍数为32767（２于１５极２进制计数器。时间计数单元

时间计数单元有时计数、分计数和秒计数等几个部分。

时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为６０进制计数器，其输出也为8421BCD码。

本实验采取了74LS90 用两块芯片进行级联来产生60进制和24进制

秒个位计数单元为１０进制计数器，无需进制转换，只需将Ｑ0与ＣＰ1（下降沿有效）相连即可。ＣＰ0（下降没效）与１ＨZ秒输入信号相连，Ｑ3可作为向上的进位信号与十位计数单元的ＣＰ1相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的１５），即实现该分频功能的计数器相当电路连接，其中Ｑ2可作为向上的进位信号与分个位的计数单元的ＣＰ0相连。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，也是分个位计数单元的Ｑ3作为向上的进位信号应与分十位计数单元的ＣＰ0相连，分十位计数单元的Ｑ2作为向上的进位信号应与时个位计数单元的ＣＰ0相连。60进制的连接如图4所示。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，所以在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图5所示。

图5 24进制计数器电路

主要参考文献

《电子技术基础》

康华光

高教出版社 《电子线路设计、实验与测试》

谢自美

华中科技大学出版社 《电子技术实验》

汪学典

华中科技大学出版社 课程设计摘要 中文摘要

此次课程设计以数字钟为例，全面的利用了所学的知识，设计出了生活中常见的东西。数字钟主要有多谐振荡器、分频器、计数器、译码器组成。主要芯片有74LS90、CC4511。有多谐振荡器产生约1Mz信号脉冲。满24计数器自动复位，从而实现24 小时计时。

关键词：多谐振荡器、分频器、计数器、74LS90 英文摘要 This design report in detail the digital clock.Making using of our comment study.The digital clock is made of multivibrator type oscillator、pider、counter.Following chips 74LS90 CC4511.When the hour counter reaches the summit of 24,it will return to the beginning point.So ,the whole day is counted.Key word: multivibrator、pider、74LS90

第五篇：数字钟课程设计

南 昌 大 学

数字电路与逻辑设计实验报告

姓

名：

付

容 学

号：

6100212236 学

院：

信息工程学院 班

级：

电气信息I类126班 实验名称：

数字钟设计

一、实验目的

1、熟悉数字系统的分析和设计方法；

2、熟悉根据任务的要求合理选择集成器件的方法；

3、学习和掌握数字钟的工作原理及设计方法，并且通过对数字钟的制作

进一步了解各种中、小规模集成电路的功能及使用方法；

4、学习使用protel软件进行电子电路的原理图设计、印制电路板设计；

5、初步掌握PCB板的制作流程及其工艺；

6、掌握数字系统的调试方法；

7、提高检查故障和排除故障的能力。

二、实验任务

利用中、小规模集成电路设计并制作一个数字显示时、分、秒的时钟，应具备如下功能：

1、能进行正常的时、分、秒计时功能，以数字形式显示时、分、秒的时间；

2、时应以24小时计时周期，计数序列为00—23；

3、计时出现误差时能校正，可以分别对时和分进行校正。

三、实验器材

计算机、protel软件、555定时器一个、6个74LS161、3个74LS90、个74LS48、6个数码管、若干个74LS00和74LS04、电源、开关。

四、实验原理

1、电路的总体原理框图

数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它

2、数字钟的构成的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、振荡电路组成。数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使振荡电路构成数字钟。

⑴555振荡电路

555定时器振荡电路给数字钟提供一个频率稳定准确的1KＨz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了555振荡电路。

⑵分频器电路

分频器电路用74LS90芯片将1kＨz的高频方波信号经3次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

⑶时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。⑷译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

⑸数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。

3、数字钟工作原理

数字电子钟的原理方框图如上图，该电路系统由秒信号发生器、“时、分、秒”计数器、译码器及数码显示管、校时电路、整点报时电路等组成。秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，本实验用555定时器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用六十进制计数器，每累计60秒发出一个“分脉冲”信号，该信号作为“分计数器”的时钟脉冲。“分计数器”采用六十进制计数器，每累计60分钟发出一个“时脉冲”信号，该信号作为“时计数器”的时钟脉冲。译码显示电路将“时”、“分”、“秒”计数器的输出状态经七段显示译码器译码，通过LED七段共阴极数码显示管显示出来。整点报时电路是根据计时系统的输出状态产生脉冲信号，然后去触发一音频发生器实现报时。校时电路是用来对“时”、“分”、“秒”显示数字进行校对调整的。

五、实验设计方案

1、六十进制计数器电路

由两片74160构成的六十进制计数器如下图所示。首先将两片74160构成一百进制计数器，然后采用整体置数法接成六十进制计数器。电路的59状态译码产生LD＇=0信号，同时加到两片74LS161上，在下一个计数脉冲（第60个计数脉冲）到达时将0000同时输入两片74LS161中，从而得到六十进制计数器。进位输出可有门电路G的输出直接得到。

2、二十四进制计数器电路

由两片74LS161构成的二十四进制计数器如下图所示。首先将两片74160构成一百进制计数器，然后采用整体置数法接成二十四进制计数器。电路的23状态译码产生ＬＤ＇=0信号，同时加到两片74LS161上，在下一个计数脉冲（第24个计数脉冲）到达时将0000同时输入两片74LS161中，从而得到二十四进制计数器。

3、秒信号发生器电路

秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，本实验用555定时器来实现。先将555定时器的2、6管脚连在一起构成施密特触发器，然后再通过RC积分电路构成多谐振荡器。接入电路的二极管D1、D2使电容C1的充电电流和放电电流流经不同的路径，充电电流只流经R1，放电电流只流经R2，因此电容C1的充电时间为

T1=R1C1Ln2 电容C1的放电时间为

T2＝R2C1Ln2 输出脉冲的占空比为

ｑ＝R1/(R1+R2)若取R1=R2=71千欧然后与一个2千欧的电位器串联，则电路的振荡周期为

T=T1+T2=1s

4、校时电路

校准电路实质上是由一个555定时器接成的频率为1KHz的多谐振荡器，如下图示。从图中可知，秒脉冲进入计数器，数字钟正常工作。校时时先按下按钮J2，若按下J2则10Hz脉冲信号进入分计数器的个位，而分脉冲被阻止进入，因而较快的校准分计数器的计数值；若按下J1则100Hz脉冲信号进入时计数器个位，而时脉冲被阻止进入，因而较快的校准时计数器的计数值。

5、译码显示电路

译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译变成相应的数字。用于驱动LED七段数码管的译码器为74LS48。由74LS48和LED七段数码管组成的数码显示电路如下图所示。将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。在译码器输出与数码管之间串联的为限流电阻。

六、实验总电路图

Multisim仿真原理图

七、实验仿真结果 1、1kHz脉冲信号：

2、秒时钟：

3、分时钟：

4、时时钟：

5、实验总仿真图：

八、实验总结

1、仿真过程中遇到的问题及解决方法 刚接到数字钟这个实验设计的时候，感觉脑子中一片混乱，理不出来一个清晰的思路。但是我先看了一遍课本，充分理解、熟悉课本中所讲的每个集成芯片的功能和它们的接法，然后又查阅了相关的资料。经过这个过程之后，我构思出来了数字钟大致的电路图和所要用到的集成芯片。但是在真正设计、画电路图的时候却不断出现了一些细节问题。比如用74LS161芯片构成60进制计数器后，在Multisim里找不到实验室用到的CD4511BE型号的译码器，那我该如何选合适的译码器进行译码？用555定时器产生1Hz的秒脉冲信号后，在保证原理图一定正确的情况下，为什么数码管一直显示0，不会走数字呢？24进制的地方为什么仿真结果总是会有些不对，从09变成10的时候中间会有一个类似于“8”一样的数出现，使得24进制与60进制不能同步进行，总是慢一秒？。于是我又去查资料，并请教了一些同学、老师才逐渐掌握了解决这些问题的方法，最后将问题一个个的击破了。经上网百度后，我知道用74LS48译码比较合适；问同学、老师后，我知道1Hz数码管能走数字，但是周期太长，所以将555定时器改成1KHz的才能很直观的看到实验仿真结果；在24进制的个位上加一个非门后就能实现正常功能。经过几次修改完善之后，我的设计仿真终于做出来了。

2、画protel原理图遇到的问题

①用单刀双掷开关实现校时电路时发现所选开关没有封装，后来经老师点拨在“元件库”中查找到了带封装的单刀双掷开关；

②不知道花PCB板的时候需要在板子的某个角落放总电源，否则整块板子无法供电使用，就连555定时器也需要电源驱动才能正常产生脉冲信号，加个电源开关更能使整个电路设计的合理、规范；

3、心得体会

此次的数字钟设计重点在于理论设计、对各种集成芯片的应用和电路本身的原理的熟悉,与电路的仿真和实际的连线有很大的差距。在此次的数字钟设计过程中,让我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。在连接六十进制及其进位输出和用555定时器构成多谐振荡器的接法中,熟悉了逻辑电路及其芯片各引脚的功能,在电路出错时能准确地找出错误所在并及时纠正。

这次电子课程设计让我收获很大，通过这次的设计实验进一步地增强了实验的动脑、动手能力。让我体会到了学习知识时理论联系实际的重要性，并发现自己的知识面是很窄的，对很多简单的理论问题都比较难于解决，更别说实际的的问题了。所以，以后遇到这种动手操作的能力我一定要格外重视，并且努力完成它，争取做到最好的效果。