下载文档第一篇：电气实习心得--四人抢答器
电气实习心得—四人抢答器
转眼间三周数字电子课程设计转眼就结束了，通过这次课程设计，我学会了许多课本上学不到的东西，同时也加强了我的动手、思考和解决问题的能力，受益匪浅。
在开始实习的开始，指导老师先对我们讲解了电在我们生活中的重要性与关键性，其次让我们认识到了电对人以及社会的危害性，从而让我们了解到电气实习的重要性和安全性，让我们能够认真而又细致的对待这次的电气实习。其次指导老师还为我们讲解这次的电气实习中所用到的各式各样的工具，让我们在实习的过程中能够快速的掌握各种电气工具的使用方法，而不会因为操作问题而伤害到自己，指导我们如何去使用焊烙铁，对于1.焊烙铁的结构，2.焊料与焊件，3.焊接条件，4.手工焊接，5.焊点要求这五个方面进行了细致的讲解！
在焊接教室指导老师让我们开始接触焊烙铁，焊锡，电板和部分电阻，让我们亲手去体验焊接，开始自己对于焊烙铁有些害怕，在利用焊锡将电阻焊接在电板上的过程中手不时的有点颤抖，越是想认真越是紧张，在熟悉之后就发现也不是很难，第一次感受到焊接的快乐！在接着就是焊接电线，让元器件能够相连。
在机房，指导老师正式为我们讲解如何利用电脑软件绘制四人抢答器的原理图，在理解了电路图的原理和老师之指导后，虽然在设计中会遇到这样那样的问题，有时认为是正确的，而在仿真中却出现了这样那样的问题。比如说在设计好的主电路图要实现南北各灯泡的状态，电路图我认为是对的，而在仿真的是后去出现了问题，就是出现了一个出状态，其它的都是正确的，经过了反复的检查没什么问题，最后还是在同学的帮助下解决了问题。终于将四人抢答器的原理图绘制完成了！接着一场讲座让我们更深刻地认识到四人抢答器的焊接重点和焊接步骤！
电路图接好了，下面就是接线啦，这可是一个比较麻烦的事。首先要测试个芯片是否有问题，电路板有没有问题，以及导线是不是断了。这一系列的工作都是细心的事，容不的半点马虎。在接线的时候要细心和耐心、恒心，这样才能做好事情。首先是线的布局上既要美观又要实用和走线简单，兼顾到方方面面去考虑是很需要的，否则只是一纸空话。同时接好了一步电路以后，最为重要的是检查这部分是不是接对了，接着经过几天的焊接奋斗，虽然中间出现过短路，个别灯不亮等各种情况，但最终还是圆满的完成了这次的四人抢答器！
在课程设计过程中，我觉得是对课本知识的巩固和加强，由于课本上的知识太多，同时平时课间又没有好好的运用额理解个个元件的功能，而且考试的内容有限，所以在这次电气实习过程中，我们了解很多元件的功能，对其在电路中的使用有更多的认识。
从前的学习过程过于浮浅，只是流于表面的理解，而现在要做课程设计，就不得不要求我们对所用到的知识有更深层次的理解。因为课程设计的内容比及书本中的理论知识而言，更接近于现实生活，而理论到实践的转化往往是一个艰难的过程，它犹如一只拦路虎，横更在我们的面前。但是我们毫不畏惧，因为我们相信我们能行。
通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题，出现差错的随机应变，和与人合作共同提高，都受益非浅，今后的制作应该更轻松，自己也都能扛的起并高质量的完成项目。
三周的课程设计已经结束，我将珍藏这段难忘的时光，是它让我让我知道，任何一种小小的成绩后面，也许就隐藏着许许多多不为人的艰辛。
李瑞明
计算机091
09416317
第二篇：四人抢答器电子实习总结
电子实习总结
姓名： 班级： 学号：
实习时间：20**年12月19日—20**年12月28日 指导老师：***老师
实习目的：了解电子产品的装配过程;掌握电子元器件的识别，焊接技术的要领;认识四人抢 答器的电路及其原理 实验要求：在实际焊接前必须先学习焊接中的注意事项及安全用电知识，并在指导老师的要求下进行实际焊接操作，避免可能出现的危险 实验内容摘要：在熟练掌握protel软件的使用方法及学习四人抢答器电路的连接方法后，实际焊接一个四人抢答器并能得到要求的功能 实习内容：
一、上机绘图
电子实习从19号晚上开始的，在上机课上我们学到了一款完全不同于以往学习的工程 制图软件的电子制图软件—protel 99，并从指导老师那里得到了熟悉并绘制出四人抢答器电路的任务。经过19号一天和23号的学习和练习我们对protel有了一个大致的了解，并成功学习理解绘制出四人抢答器的电路原理图。
四人抢答器电路原理图：
S5resetR72KD5D4 D3 D2 D1 C1100uFS1124574ls20R12kD6 S2131210974LS20R22kD71B8374LS043B44A74LS20645R62K B11A6174LS043A2R5 360D9 N290155V129013R3124574LS20R32KD82A6574LS043C6R4131210974LS20C247uFR42K2B8974LS043D8
二、实习相关知识讲座
实际焊接前指导老师们共为我们准备了四场相关知识讲座，分别安排在了20、21、23号的晚上。20号何教授的讲座为我们打开了电子实习的大门，他风趣幽默的讲课方式让我对电子实习在我校的发展历史及前景有了全新的认识，也明白了我们进行电子实习的意义何在。同晚林老师的讲座则是让我则是让我对即将进行的焊接实际操作有了一个大致的理解，且学习到了许多之后焊接时用得到的技巧。21号何老师的讲座让我对四人抢答器的电路的原理进行深入理解，也学到了故障的排查诊断方法，最后更是在其提示下发现了电路图上缺少的32根导线的正确连法，为之后的焊接节省了不少时间。23号梁老师的安全用电知识的讲解是最让我印象深刻的，通过这次讲座让我深深认识到用电安全的重要性，并对在焊接过
程中需要注意的安全事项有了充分了解。三、四人抢答器达成条件
1、抢答器是可容纳4人参赛的抢答器，每人设一个按钮，供抢答使用。
2、抢答器的蜂鸣器只对第一抢答者起作用，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮，“复位”按钮按下后重新接受信号。
4、共设4个发光二极管，每个发光二极管对应一个开关。
5、主持人复位后，开始抢答，第一个开关按下后其对应的发光二极管亮起，且蜂鸣器发出持续蜂鸣声，知道按下“复位”按钮前其他按钮失去作用。
四、实际焊接 27、28两天在计算机楼407进行了焊接实习，焊接中用到的工具主要有镊子、电烙铁斜口钳、剥线钳、焊锡丝、松香、锉刀等。指导老师在我们动手前又为我们强调了一遍注意事项：如单手触碰元件，手上沾水是不要进行操作等，最重要的是正确的焊接方法，将所焊的电子元件插好，将烙铁头粘助焊剂加热，左手拿焊锡丝，右手拿电烙铁。把电烙铁以45度左右的角度与焊盘接触，加热焊盘，接着同样以45度左右的夹角送焊锡丝，待焊锡丝熔化一定量时，迅速撤走焊锡丝，2-3秒内撤走电烙铁，撤离时以原路返回。
在焊接元件练习后我们又进行了焊接导线的练习，个人认为这一部分比之前的焊接元件困难的多，经常焊接失误出现冷焊虚焊。经过第一个白天的焊接技术的实习，我们初步掌握了焊接方法与技术要点并对电路板的基本构造和电路元器件有了初步认识。听了老师讲的技术要点再经过在实践的过程中不断自我摸索，我们由不会到会，焊点从不均匀到均匀。整个过程持续的时间不宜太长，最多三秒而已。锡量也要进行控制，太多容易造成虚焊，而太少又有可能会容易折断。并且在焊接结束时应先将锡丝拿开后再将烙铁拿开，否则易使锡丝粘在集成板上。通过练习，我掌握了焊接的基本原理与方法。
经过一白天的练习，晚上我们终于拿到的了定制电路板以及各种电路元件开始实际焊接，元件有四个发光二极管、五个开关、六个2k电阻、一个360电阻、五个二极管、两个三极管、两个电解电容器。在焊线时我经历了前所未有的困难，特别是焊接短导线时让人万分心急，甚至在匆忙中不小心被电烙铁烫伤了手指。
五、检测与调试
经过一晚上和一上午的辛苦焊接，终于在28号上午完成了四人抢答器全部的焊接，看着自己的成品抢答器真是一股成就感油然而生。但俗话说好事多磨，在检测是否能正常工作前我也不敢说完成了这种话。果然，在晚上指导老师将电源拿来后我经过测试第四个开关按下无反应，当时真是让我慌了神。但我很快冷静了下来，分析了可能出现错误的地方，经过测试第四个开关对应的发光二极管并没有坏，而接线的方法也是正确的，那只可能是那一路上的导线除了问题，果然我将那一路专用的两根导线重新焊接了一遍后四人抢答器就能完全正常工作了，原来是因为导线虚焊。通过这件事更让我认识到规范焊接的重要性。
六、心得体会
电子实习虽然结束了，但我依然沉浸其中，真希望它的时间能再长一些。本以为实习会是枯燥无味的，没想到最后会有点意犹未尽的感觉。通过这两周的电子实习，我不但复习了电子技术上学到的东西，还学到了许多新的知识，更是深入地了解了各种元件的使用方法及功能，让我对电子技术产生了更加浓厚的兴趣。这次实习让我明白，作任何事都要仔细认真，也许一个小小的疏忽都将导致整个工作前功尽弃。遇到实际问题时，只要认真思考，用所学的知识，再一步步探索，是完全可以解决遇到的问题的。
实习给我的不单单是一种焊接技术，更有我以后学习生活中处处能用到的良好心态。参考文献：现代电子实习教程
姚广平
蔡小欣
著
中国铁道出版社
20**年12月30日星期*
第三篇：四人抢答器总结
四人抢答器实习报告
电子101 史军军 10446119
1、实训内容（摘自《电子设计实训教程》 何宝祥 主编）
（1）听取用电安全知识、焊接技术和PROTEL应用技术等理论讲座。
（2）理解四人抢答器原理，对四人抢答器线路的工作原理有一定而了解，对电子焊接机原理和电子元器件有一个生动的感性认识。
（3）应用PROTEL软件制作电路原理图和印刷线路图。要求通过锻炼，最终能比较熟练地掌握PROTEL软件。
（4）对于常见的一些线路故障，能够寻找原因并加以排除。（5）写出具有个性化的总结。
2、四人抢答器原理图
3、主要元器件及原理简介
主要元器件：74LS20（四端输入与非门），74LS04（非门），三极管，二极管，发光二级管，蜂鸣器，电阻若干，开关等等。
原理简介：利用74LS20四端输入与非门，以及非门当一个抢答按钮按下以后，对应的四端输入与非门输出低电平，再经过非门后变为高电平，则对应的发光二级管发光，蜂鸣器响，该低电平经过非门后反馈给其它三个四端输入与非门，根据有0出1，其它抢答按钮失效。此时按下复位按钮，可以进行新一轮的抢答。
4、四人抢答器PCB图
5、实训安排
本次实训共三周。第一周学习PROTEL制图软件；第二周学习焊接以及对前一周的PROTEL和焊接学习的验收考试；第三周则是实际制版和焊接，然后验收成品。
6、实训过程
（1）第一周，刚接触PROTEL，说实话确实是挺纠结的，因为是英文版的，虽然经过汉化，但是很多东西还是英文的，而且又是刚接触到的一个新知识，所以学起来感觉很困难。还好在老师的精心讲解下，我又自己从网上下了一套PROTEL的学习教程，以及在同学们大家相互探讨，相互帮助，觉得自己对这个软件掌握的越来越好了。
（2）第二周，是焊接的学习，由于上学期在科协焊过不少东西，所以对于焊接，还是比较得心应手的。周四上午，老师带领我们在文约楼5楼。进行了PCB制版学习，我们先看了两遍视屏教程，然后老师在一旁知道我们进行实际操作，整个过程大约花了50分钟。
（3）第三周，则是我们自己焊版子，PCB版是学校提供的半成品，比实际电路缺少三十几根线，这些都是让我们自己按照原理图进行连接并焊上去的。有些同学是看着原理图，找到一根线就连一根，我觉得这样可能比较乱，于是先在纸上把所有的连线都找出来，然后在纸上把电路版的背面的所有元器件的接口都按照它们实际的相对位置画出来，然后把所有的原来缺少的线都画出来，这样就显得一目了然了，而且可以精心布局一下电线的走位，可以使焊接更为方便、美观。事实证明我这样做确实是有很大优势的。
在调试过程中，我发现按下抢答按钮1后，再按3，发光二级管会跳过去，根据老师说的，无非是几种情况：虚焊，或者1的反馈没有给3，进过检查，果然是少焊了一根线，反馈没有给。虽然还遇到了其它一些困难，但是我是班上较早就成功完成作品的。
7、四人抢答器实物图
8、使用方法
四人抢答器一共5个按钮，4个发光二级管，1个蜂鸣器。其中有一个按钮是复位开关，其它4个为抢答按钮，分别和4个发光二级管一一对应，一个蜂鸣器共用，接通电源后，按任意一个抢答按钮，蜂鸣器响，对应的发光二级管发光，此时按其他抢答按钮无效，按下复位按钮后可进行下一轮的抢答。
9、心得体会
经过本次电子实训，我学会了PROTEL的简单操作及应用，更加巩固了我的焊接技术，很大程度上增强了我的动手能力。在PROTEL的学习中，我和同学们相互交流，互相沟通学习，增进了我们的友谊，让我们懂得了团队的力量。在焊接过程中，我是较早就完工的，于是有幸帮助其它同学解决了不少困难，比如有的同学焊接功底不是很好，接线较多的焊点，我就帮他们按住线，不让线翘起来，也帮有些同学排查了一些问题。
第四篇：EDA四人抢答器设计
目 录
前言................................................................................................................................1 1软件及语言相关介绍.................................................................................................2 1.1quartus软件介绍及功能......................................................................................2 1.2VHDL语言介绍..................................................................................................3 2设计要求与说明.........................................................................................................5 2.1抢答器鉴别模块..................................................................................................5 2.2回答计时模块......................................................................................................5 2.3计分模块..............................................................................................................5 2.4顶层文件综合模块..............................................................................................5 3单元模块电路设计.....................................................................................................7 3.1抢答器鉴别模块..................................................................................................7
3.1.1设计原理图.................................................................................................7 3.1.2编译报告.....................................................................................................7 3.1.3仿真结果.....................................................................................................8 3.1.4设计说明.....................................................................................................8 3.2计时模块..............................................................................................................8
3.2.1设计原理图.................................................................................................8 3.2.2编译报告.....................................................................................................9 3.2.3仿真结果.....................................................................................................9 3.2.4设计说明.....................................................................................................9 3.3计分模块............................................................................................................10
3.3.1计分模块原理图.......................................................................................10 3.3.2编译报告...................................................................................................11 3.3.3仿真结果...................................................................................................11 3.3.4设计说明...................................................................................................11 3.4顶层文件模块....................................................................................................12
3.4.1顶层模块原理图.......................................................................................12 3.4.2编译报告...................................................................................................12 3.4.3仿真结果...................................................................................................13 3.4.4设计说明...................................................................................................13 心得体会......................................................................................................................14 参考文献......................................................................................................................15 附录 顶层文件源程序................................................................................................16
课程设计说明书
前言
现代电子产品几乎渗透了社会的各个领域EDA技术是电子设计的发展趋势，EDA工具从数字系统设计的单一领域，应用范围已涉及模拟、微波等多个领域，可实现各个领域电子系统设计的测试、设计仿真和布局布线等。设计者只要完成对电子系统的功能描述，就可利用计算机和EDA工具，进行设计处理，最终得到设计结果。
随着大规模集成电路技术和计算机技术的不断发展，即便是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性价比大幅度提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。
在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。
这次设计的题目为四人抢答器，主要从抢答、计分和计时模块加以设计，然后将之综合起来，抢答共分四路，当有一路抢答成功之后将封锁其他路的抢答请求消息，直至主持人按下复位键并开始新一轮的抢答。计时部分主持人可以通过外部按钮自动设置计时的初始值，最大计时为59s，并且计时结束时带有警报信号以起到警示的作用，若时间未到还可通过外部按键防止警报信号响起。计分部分对于锁定的选手每答对一题加一分，答错一题减一分，其他选手的分不变，对于选手的锁定通过前面抢答模块的台数显示状态的传递来实现。通过用VHDL语言对每个模块的功能加以实现，最后撰写顶层文件将每个分模块加以综合使之成为一个整体。用VHDL语言编写各模块的功能，实现现实的模拟，然后用波形图对每个模块进行仿真，以检验设计VHDL代码的正误并对程序不断改进，直至仿真波形达到理想的效果，最后将代码通过管脚锁定下载到硬件实验箱上，用硬件显示进一步检验设计的效果。这次我们使用的是Cyclone Ⅲ实验箱，型号是EP3C40Q240C8，共有240个引脚。
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1软件及语言相关介绍
1.1quartus软件介绍及功能
Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL
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网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
1.2VHDL语言介绍
VHDL的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点：
（1）VHDL 语言功能强大，设计方式多样
VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。
（2）VHDL 语言具有强大的硬件描述能力
VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。（3）VHDL 语言具有很强的移植能力
VHDL 语言很强的移植能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。（4）VHDL 语言的设计描述与器件无关
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采用 VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现。
（5）VHDL 语言程序易于共享和复用
VHDL 语言采用基于库(library)的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。
由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。
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2设计要求与说明
本设计共分为三大模块：抢答器鉴别模块、回答计时模块、记分模块，最后是顶层文件综合模块。
2.1抢答器鉴别模块
在这个模块中主要实现抢答过程中的抢答功能，可以记录抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余各路抢答信号封锁并发出警报的的功能，直至主持人按下复位键警报声停止，在主持人的允许下开始新一轮的抢答。
其中有四个抢答信号a、b、c、d；抢答使能信号en；抢答与警报时钟信号clk；系统复位信号rst；抢答台号状态显示信号state；警报信号ring。
2.2回答计时模块
在这个模块中主要实现回答开始后的计时功能，时间以倒计时显示，当显示00时警报响起以提醒时间选手到停止回答，当主持人按下复位键后警报解除且时间显示初始值，如果时间未到参赛选手回答完，此时主持人按下停止键以防止警报响起并且时间显示初始值，同时主持人还可以通过两个按键分别对个位和十位的初始值进行设置，可以根据实际情况确定回答时间的长短，以免造成时间的浪费。
其中有计时脉冲信号clk，使能信号en1，复位信号rst，回答完时间未到计时停止信号stop，计时时间预设置信号ta、tb，其中ta、tb分别对个位和十位进行控制，并且按一下相应位数字减1，以及时间预设置使能信号lad，只有高电平时有效，输出警报信号warn，两位时间显示输出digit1、digit2。
2.3计分模块
在这个模块中主要对各位选手的得分进行控制，答对一题加一分，答错一题减一分，否则没有变化。
其中主要有输入脉冲信号clk，复位信号rst2以对选手的分数进行初始化，加减分使能信号en，加减分控制信号add，参赛选手台号显示信号state，输出有a、b、c、d分数显示信号a_out、b_out、c_out、d_out。
2.4顶层文件综合模块
在这个模块中主要将前三个模块进行例化，把这三个模块综合起来，使之成为一个整体以完成整个抢答器的设计。
其中输入信号主要包括四个参赛选手控制端a、b、c、d，脉冲信号clk，控制抢答和计分部分的使能端en，控制计时部分的使能端en1，控制抢答和计时部
课程设计说明书
分的复位端rst，控制计分部分的复位端rst2，以及控制计时停止的端口stop，时间预设置信号lad、ta、tb，控制计分部分的端口add，输出主要包括两个警报信号端口ring、warn，参赛选手台号显示信号states，计时显示信号digit1、digit2，以及分数显示部分四个端口a_out、b_out、c_out、d_out，最重要的是要将抢答部分的输出state端口作为计分模块的输入进行输入以对选手信息进行锁定。
课程设计说明书
3单元模块电路设计
3.1抢答器鉴别模块
3.1.1设计原理图
图3-1抢答器模块原理图
3.1.2编译报告
图3-2抢答模块编译报告
课程设计说明书
3.1.3仿真结果
图3-3抢答模块仿真图
3.1.4设计说明
当主持人按下复位键rst后，警报信号停止鸣叫，抢答台号状态显示0；当主持人按下抢答信号en后，抢答开始，四位参赛选手开始抢答，有一路抢答成功后将封锁其它路得抢答信号，此时警报声响起并显示抢答成功选手的台号。主持人按下复位键后显示状态复位又开始等待下一轮的抢答。
3.2计时模块
3.2.1设计原理图
图3-4计时模块原理图
课程设计说明书
3.2.2编译报告
图3-5计时模块编译报告
3.2.3仿真结果
图3-6计时模块仿真图
3.2.4设计说明
最大计时时间为59s，按下复位键rst以及计时停止信号stop后时间显示59s，同时将警报解除，然后将使能信号lad置高电平后就可以通过ta、tb对时间初始值进行手动设置，以根据实际情况选定计时时间。当使能信号en1为高电平时就将预设置的值赋给输出digit1、digit2，开始以倒计时方式计数，当显示00时警报响起，并且回答完时间未到主持人按下stop键用于时间复位并防止警报响起。
课程设计说明书
3.3计分模块
3.3.1计分模块原理图
图3-7计分模块原理图
课程设计说明书
3.3.2编译报告
图3-8计分模块编译报告
3.3.3仿真结果
图3-9计分模块仿真图
3.3.4设计说明
当主持人按下复位信号rst2分别给四位选手赋初始值5分，在5分基础上进行加减。当使能端en为1的时候通过控制add端口对当前锁定的选手进行分数加减控制，对于抢答成功的选手，当选手回答正确主持人将add置高电平为选手加一分，回答错误主持人将add置低电平为选手减一分，其他选手的分数不变。当某位选手的分数减到0时不再减，加到最高分时进行清零处理。
课程设计说明书
3.4顶层文件模块
3.4.1顶层模块原理图
图3-10顶层模块的原理图
3.4.2编译报告
图3-11顶层模块编译报告
课程设计说明书
3.4.3仿真结果
图3-12顶层模块仿真图
3.4.4设计说明
本部分设计主要将前面三个模块当中的共同部分以及有关联的部分联系起来使之成为一个整体，以实现四路抢答器的功能，重要的是必须将抢答模块中的输出state作为计分模块的输入，以用来锁定选手的信息，对选手的分数进行控制，其余各模块的功能与前面描述的一致。
课程设计说明书
心得体会
这次课程设计历时整整一个星期。通过这一个星期的课程设计，我发现了自己的很多不足，自己知识的很多漏洞，看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。在本设计中遇到很多难题，这些难题之所以成为设计中的拦路虎，是因为平常学习不够扎实，基础知识不牢固，在课程设计过程中，光有理论知识是不够的，还必须懂一些实践中的知识。这次的课程设计要求自己完成，但也不乏会借鉴前人的经验，在前人的基础上进行改进和调整,以实现本次课程设计的要求。在课程设计中一个人只知道原理是远远不够的，必须有实践加以提高才会更了解所学知识的深刻内涵,而这次设计也正好锻炼我们这一点，这也是非常宝贵的。本次课程设计也巩固和加深了我对EDA基本知识的理解，提高了综合运用所学知识的能力，增强了根据课程需要选学参考资料，查阅手册、图表和文献资料的自学能力，然后深入研究，提出方案，对比后得出最终的可行方案。同时我也初步学习到了关于课程设计的基本方法、步骤和撰写设计论文的格式。通过这次课程设计，我想说：为完成这次课程设计我们确实很辛苦，但苦中仍有乐。对我而言，知识上的收获重要，精神上的丰收更加可喜。让我知道了学无止境的道理。我们每一个人永远不能满足于现有的成就，人生就像在爬山，一座山峰的后面还有更高的山峰在等着你。挫折是一份财富，经历是一份拥有。这次课程设计必将成为我人生旅途上一个非常美好的回忆！通过本次课程设计，巩固了我们学习过的专业知识，也使我们把理论与实践从真正意义上结合起来，考验我们借助互联网搜集查阅相关文献资料，和组织材料的综合能力，从中可以自我检验，认识到自己哪方面欠缺不足，以便于日后学习中的改进、提高，对EDA中功能实现电路有了更进一步的了解，并对硬件的调试掌握的熟练。
感谢老师给了我们这次机会以及对我们的指导，在以后的学习中我们会更加的努力学习专业知识，并与实践进行结合，更好的学好自己的专业。在整个过程中我们的指导老师起着举足轻重的作用，老师的严谨的工作态度是我们成功的前提，这次课程设计我得到了各位老师和同学们的精心指导和帮助，在此表示衷心的感谢。
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参考文献
[1] 潘松，黄继业.《EDA技术与VHDL》（第三版）北京：清华大学出版社 [2] 杨晓慧，杨旭.《FPGA系统设计与实例》北京：人民邮电出版社 [3] 王振江.《FPGA开发与应用》北京：清华大学出版社 [4] 宋烈武，等.EDA计数实用教程.湖北科学计数出版社，2006 [5] 顾斌.数字电路EDA设计.西安电子科技大学出版社，2004 [6] 李国洪，等.可编程器件EDA设计与实践，机械工业出版社，2004
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附录 顶层文件源程序
library ieee;
--qiangda use ieee.std_logic_1164.all;entity qiyi is
port(a,b,c,d,rst,clk,en: in std_logic;
state:buffer std_logic_vector(3 downto 0);
ring:out std_logic);end qiyi;architecture beh of qiyi is
signal st: std_logic_vector(3 downto 0);begin
process(a,b,c,d,en,rst,clk)begin
if(rst='1')then
ring <= '0';st <= “0000”;
elsif(en ='1')then
if(clk'event and clk = '1')then
if(a ='1' or st(0)='1')and not(st(1)='1' or st(2)='1' or st(3)='1')
then st(0)<= '1';ring <='1';
end if;
if(b ='1' or st(1)='1')and not(st(0)='1' or st(2)='1' or st(3)='1')
then st(1)<= '1';ring <='1';
end if;
if(c ='1' or st(2)='1')and not(st(0)='1' or st(1)='1' or st(3)='1')
then st(2)<= '1';ring <='1';
end if;
if(d ='1' or st(3)='1')and not(st(0)='1' or st(1)='1' or st(2)='1')
then st(3)<= '1';ring <='1';
end if;
end if;
end if;
end process;
process(st)
begin
if(st=“0000”)then state<=“0000”;
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elsif(st=“0001”)then state<=“0001”;
elsif(st=“0010”)then state<=“0010”;
elsif(st=“0100”)then state<=“0011”;
elsif(st=“1000”)then state<=“0100”;
end if;
end process;
end beh;
-----------------------------jishi
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qiang is
port(rst,lad,clk,en1,stop:in std_logic;
ta,tb:in std_logic;
warn:out std_logic;
digit1:out integer range 0 to 9;
digit2:out integer range 0 to 9);end qiang;architecture beh of qiang is signal da: integer range 0 to 9;signal db: integer range 0 to 9;begin
process(ta,rst)
begin
if(rst='1')then
da <= 9;
elsif(ta'event and ta ='1')then
if(lad ='1')then
if(da =0)then
da <= 9;
else
da <= da-1;
end if;
end if;
end if;
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end process;
process(tb,rst)
begin
if(rst='1')then
db <= 5;
elsif(tb'event and tb ='1')then
if(lad ='1')then
if(db =0)then
db <= 9;
else
db <= db-1;
end if;
end if;
end if;
end process;
process(rst,clk,en1,stop)
variable temp1:integer range 0 to 9;
variable temp2:integer range 0 to 9;
variable co:std_logic;
begin
if(rst = '1' or stop = '1')
then
temp1 := 9;
temp2 := 5;
co := '0';
elsif(clk'event and clk = '1')then
if(en1 ='1')then
temp1 :=da;
temp2 :=db;
elsif(temp1 = 0)then
if(temp2 = 0)then
temp1 :=0;co:='1';
else temp1 :=9;
end if;
if(temp2 =0)then
temp2 :=0;
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else
temp2 :=temp2-1;
end if;
else
temp1 :=temp1-1;
end if;
end if;
digit1 <= temp1;
digit2 <= temp2;
warn <= co;
end process;
end beh;
-jifen----------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ji is
port(rst2,clk,en,add:in std_logic;
state: in std_logic_vector(3 downto 0);
a_out, b_out, c_out, d_out:buffer std_logic_vector(3 downto 0));end ji;architecture beh of ji is begin
process(rst2,clk,en,add,state,a_out,b_out,c_out,d_out)begin
if(rst2='1')then
a_out <= “0101”;b_out <= “0101”;c_out <= “0101”;d_out <= “0101”;
elsif(en ='1')then
if(clk'event and clk ='1')then
case state is
when “0001” =>
if(add ='1')then
if(a_out =“1111”)then
a_out <=“0000”;
else a_out <= a_out+1;
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end if;
elsif(add ='0')then
if(a_out =“0000”)then
a_out <=“0000”;
else a_out <= a_out-1;
end if;
end if;
when “0010” =>
if(add ='1')then
if(b_out =“1111”)then
b_out <=“0000”;
else b_out <= b_out+1;
end if;
elsif(add ='0')then
if(b_out =“0000”)then
b_out <=“0000”;
else b_out <= b_out-1;
end if;
end if;
when “0011” =>
if(add ='1')then
if(c_out =“1111”)then
c_out <=“0000”;
else c_out <= c_out+1;
end if;
elsif(add ='0')then
if(c_out =“0000”)then
c_out <=“0000”;
else c_out <= c_out-1;
end if;
end if;
when “0100” =>
if(add ='1')then
if(d_out =“1111”)then
d_out <=“0000”;
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else d_out <= d_out+1;
end if;
elsif(add ='0')then
if(d_out =“0000”)then
d_out <=“0000”;
else d_out <= d_out-1;
end if;
end if;
when others =>
a_out<=a_out;b_out<=b_out;c_out<=c_out;d_out<=d_out;
end case;
end if;
end if;
end process;
end beh;
--------------------zonghe-----------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity zong is
port(rst,rst2,clk,en,en1,ta,tb,lad,a,b,c,d,stop,add:in std_logic;
ring,warn:out std_logic;
digit1,digit2:out std_logic_vector(3 downto 0);
a_out, b_out, c_out, d_out:buffer std_logic_vector(3 downto 0);
states:buffer std_logic_vector(3 downto 0));
end zong;
architecture zong of zong is
component qiyi is
port(rst,clk,en,a,b,c,d:in std_logic;
ring:out std_logic;
state:out std_logic_vector(3 downto 0));
end component;
component qiang is
port(rst,clk,en1,ta,tb,lad,stop:in std_logic;
warn:out std_logic;
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digit1,digit2:out std_logic_vector(3 downto 0));
end component;
component ji is
port(rst2,clk,en,add:in std_logic;
state:in std_logic_vector(3 downto 0);
a_out, b_out, c_out, d_out:buffer std_logic_vector(3 downto 0));
end component;begin
U1: qiyi port map(rst,clk,en,a,b,c,d,ring,states);
U2: qiang port map(rst,clk,en1,ta,tb,lad,stop,warn,digit1,digit2);
u3: ji
port map(rst2,clk,en,add,states,a_out, b_out, c_out, d_out);end zong;
第五篇：四人智力抢答器
实验课程名称近代电子学实验 实验项目名称 四人智力竞赛抢答器 学 院 理学院 专 业 班 级 电子科学与技术
学 生 姓 名 杨晓玲 学 号 1007010043 指 导 老 师 李良荣 实 验 时 间 2012年9月10日
一、实验目的 1、4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为J1，J2，J3，J4。
2、给主持人设置一个控制按钮J5，用来控制系统清零（抢答显示数码管灭灯）和一个加分按钮J6，用来给同学加分，设定最高分为9
3、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，封锁输入编码电路，禁止其他选手抢答。抢答选手的编号一直保持到主持人将系统清零为止。
4、抢答器具有定时30秒答题倒计时的功能。当选手按下抢答按钮后，开始倒计时，显示器显示倒计时间，倒计时结束时，扬声器响，保持到主持人将系统清零为止。
二、实验设计方案
1、设计思路
抢答器整个系统可分为三个主要模块：抢答鉴别模块、计分模块、答题倒计时模块。即当抢答开始后，选手抢答按动按钮，锁存器锁存相应的选手编码，同时用数码管把选手的编码显示出来，对应加分模块的发光二极管也会发光。当有选手抢答成功后，30秒答题倒计时开始跑秒，若选手在规定的时间内答对题，主持人按下J6给相应的选手加一分并且按下J5，系统清零。
2、系统框图
抢答开始后，当选手首先按某一开关键时，可通过触发锁存电路被触发并锁存，在输出端产生相应的开关电平信息，同时为防止其它开关随后触发而产生紊乱，最先产生的输出电平变化又反过来将触发电路锁定。然后在译码器中译码，将触发器输出的数据转换为数码管需要的逻辑状态。最后在显示电路中显示出所按键选手的号码。若有多个开关同时按下时，则在它们之间存在着随机竞争的问题，结果可能是它们中的任一个产生有效输出。如图1.3、单元电路设计及元器件选择（1）抢答电路
电路如图1所示。该电路完成两个功能：一是分辨出选手按键的先后，并锁定74LS175的功能真值表即优先抢答者的编号，同时译码显示电路显示选手编号；二是要使其他选手随后的按键操作无效
图1 抢答电路
其工作原理为：本电路采用74LS175四上升沿D触发器，～CLR为清除端（低电平有效）由主持人控制按键J5控制。选用该芯片的三个输入与输出（见图2）
开始时，输入端1、2、4分别接低电平，J3通过两个二极管D1、D2接到输入1和2端，因此，当J3按下时输出1和2均为高电平，为十进制的3，通过数码管便可显示抢答的组别。当主持人按下J5时，74LS175的清零端为低电平，使其被强制清零，输入的抢答信号无效。开始时74LS175的清零端接高电平，74LS175正常工作，四个Q非端与在一起为高电平，再和输入的时钟脉冲信号一起给74LS175脉冲端，当有人抢答时，输出有一个为高电平，74LS21输出为低电平，没有脉冲信号输入，因此74LS175被锁定，从而使得其他选手按键的输入信号不会被接收。这就保证了抢答者的优先性及抢答电路的准确性。当选手回答完毕或时间到后，主持人按下控制开关J5,抢答电路复位，以便进行下一轮抢答。（2）计分电路 电路如图2所示。当有选手抢答后，计分部分对应的优先抢答的选手的发光二极管会发光，当其在规定的时间内答对题的话，主持人按下计分按键J6,则该选手的分数会加一，答错或没答上来会不加分，同时主持人按下控制开关J5,抢答电路复位，以便进行下一轮抢答。
图2 计分电路
其工作原理为：开始有74LS138对输出端1、2和4进行译码，由138的输出Y1、Y2、Y3和Y4输出为低电平表示对应于的抢答按键依次按下，取反后分别连在74LS160的ENP和ENT端从而对四片160进行选择，同时连接的发光二极管用以显示优先抢答的组别。而160的脉冲输入端由J6控制，由于160时钟脉冲下降沿有效，因此先接入高电平，当按下J6时，接入低电平，160对此开始计数。160的输出端连接数码管，用以显示该选手的得分情况。
（3）倒计时电路
电路如图3所示。由两个74LS192构成30秒倒计时。开始时为39秒，当选手抢答后，倒计时器开始倒计时，30秒跑完后，蜂鸣器开始响至主持人按下复位控制按键J5时，蜂鸣器响停止，同时显示为30秒，等待下一轮抢答。
图3 倒计时电路
其工作原理为：与非门74LS05连接抢答电路74LS175输出端～1Q、～2Q和～4Q控制74LS192的置数端，同时将U4的输入A端和B端接高电平，同时将剩下的输入端和U6的输入端接地。而U6的～BO端接U4的DOWN脉冲端，输出端接连数码管显示时间，倒计时部分的的192的连接见图4。由三个或非门分别对输出端进行选择，再将其进行相与，输出连接蜂鸣器和非门，非门输出再与时钟脉冲相与接到U6的DOWN脉冲端。当输出不全为零时，非门的输出为高电平，脉冲正常工作，当输出全为零时，非门输出为低电平，U6的DOWN脉冲端一直为低电平，从而使192不能正常工作，从而实现30秒倒计时和到点蜂鸣器响的效果。
（4）秒脉冲发生器
秒脉冲发生器是有555构成的多谐振荡器。由于在电路中仿真时函数传递很缓慢，因此在电路用时钟脉冲电源代替，不过在实际设计时还是要用555构成的多谐振荡器
图4 555多谐振荡器
4、四路抢答器总电路图
图4 总电路图
将积分电路部分的74LS138的三个输入端接到抢答电路部分的74LS175的1Q、2Q和4Q输出，将倒计时电路部分的与非门74LS05连接抢答电路74LS175输出端～1Q、～2Q和～4Q，变形成了总的抢答器电路图，如上图。
四、测试结果
打开仿真开关后，组别显示数码管和计分电路的数码管均显示零，而倒计时部分的数码管显示的为答题的时限30。如下图：
当开始抢答后，组别显示数码管会显示优先抢答的选手组别，同时抢答电路被锁定，其他选手再按下抢答按键时也不会显示，倒计时电路会开始倒计时，同时计分电路中对应的选手组别的发光二极管会发光。若选手在规定的答题时间内答对题时，主持人会按下加分按键J6，则该选手对应的分数会相应的加一，同时主持人按下复位按键J5，电路回到初始状态，等待下一轮的抢答；若选手在30秒内答错或没有答题时，时间一到蜂鸣器会报警，此时该选手不得分，主持人按下复位按键J5，电路回到初始状态，等待下一轮的抢答。显示结果图见图5，为第一组的选手抢答成功，组别显示为一，同时对应的发光二极管会发光，并且该选手在30秒内答对了题目，因此他的分数显示为一，此时倒计时跑秒到21秒。当主持人按下J5时，电路清零，答题的显示结果如图6，只是第一组的分数显示为一。随着抢答题目的增多，不同选手对应的分数也会发生相应的变化。
1、一号选手抢答时，电路显示如下:
给一号选手加分，电路显示如下:
2、号选手抢答时，电路显示如下:
给二号选手加分时，电路显示如下:
3、三号选手抢答时，电路显示如下:
给三号选手加分，电路显示如下:
4、四号选手抢答时，电路显示如下:
给四号选手加分电路显示如下:
事物电路图如下所示:
五、设计过程中的问题和解决办法（1）在开始设计抢答电路部分时，遇到不知如何让组别输出显示为三的问题。经过查找资料和分析后，逐步更改测试达到了上面抢答电路的电路图。
（2）设计倒计时电路的秒脉冲时，用555构成多谐振荡器产生秒脉冲，但是仿真时在仿真时传递函数时间很缓慢，改变555扩展的电阻和电容增加产生的信号的频率。
（3）对总电路仿真时，传递函数时间很缓慢，等上长时间倒计时部分不出结果，因此改变秒脉冲信号和抢答部分74LS175的时钟脉冲的频率。
（4）用555多谐振荡器做脉冲信号时，改变频率进行调试时，比较麻烦，因此在电路中用时钟脉冲电源代替555多谐振荡器。
六、心得体会
这一课程设计使我将课堂上的理论知识有了进一步的了解，并增强了对数字电子技术这门课程的兴趣，同时对用Multisim软件对电路进行设计和仿真有了初步的了解。对平时数电课上所学的电子元件的工作原理有了更进一步的了解，如：74LS175、74LS138、74LS160、74LS192等。这次的抢答器电路设计也让我认识到光靠理论的知识连起来的电路并不一定能够实现，要对其就出现的现象进行不断的修改和测试，争取完美，此次由于我个人能力的问题，只能按照我个人的理解连接出电路图，虽然基本上完成了所要求的题目，但距离期望的结果还是相差很远。因此在以后的学习生活中，我会努力学习，培养自己独立思考的能力，积极参加多种设计活动，培养自己的综合能力，从而使得自己成为一个有综合能力的人才而更加适应社会。
