第一篇：数字逻辑电路小论文

数字逻辑论文

摘要：随着数字逻辑技术的发展，数字逻辑电路也逐步应用于我们生活的方方面面。在数字机顶盒，数字电冰箱，数字洗衣机等领域均有所体现。本文将大体介绍数字逻辑电路的发展历程、分类方法、数值、用途与特点，最后详细介绍数字逻辑电路的实际应用。

一．

数字电路的发展历程与分类方法

数字电路的发展：数字电路的发展与模拟电路一样经历了由电子管、半导体分立器件到集成电路等几个时代。但其发展比模拟电路发展的更快。从60年代开始，数字集成器件以双极型工艺制成了小规模逻辑器件。随后发展到中规模逻辑器件；70年代末，微处理器的出现，使数字集成电路的性能产生质的飞跃。逻辑门是数字电路中一种重要的逻辑单元电路。TTL逻辑门电路问世较早，其工艺经过不断改进，至今仍为主要的基本逻辑器件之一。随着CMOS工艺的发展,TTL的主导地位受到了动摇，有被CMOS器件所取代的趋势。近年来,可编程逻辑器件PLD特别是现场可编程门阵列FPGA的飞速进步，使数字电子技术开创了新局面，不仅规模大，而且将硬件与软件相结合，使器件的功能更加完善，使用更灵活。数字逻辑电路分类：

1、按功能来分：

（1）组合逻辑电路：简称组合电路，它由最基本的的逻辑门电路组合而成。特点是：输出值只与当时的输入值有关，即输出惟一地由当时的输入值决定。电路没有记忆功能，输出状态随着输入状态的变化而变化，类似于电阻性电路，如加法器、译码器、编码器、数据选择器等都属于此类。

（2）时序逻辑电路：简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。

2、按电路有无集成元器件来

可分为分立元件数字电路和集成数字电路。

3、按集成电路的集成度进行分类 可分为小规模集成数字电路(SSI)、中规模集成数字电路(MSI)、大规模集成数字电路(LSI)和超大规模集成数字电路(VLSI)。

4、按构成电路的半导体器件来分类 可分为双极型数字电路和单极型数字电路。

二．数字逻辑电路的用途和特点

数字电子电路中的后起之秀是数字逻辑电路。把它叫做数字电路是因为电路中传递的虽然也是脉冲，但这些脉冲是用来表示二进制数码的，例如用高电平表示“ 1 ”，低电平表示“ 0 ”。声音图像文字等信息经过数字化处理后变成了一串串电脉冲，它们被称为数字信号。能处理数字信号的电路就称为数字电路。

这种电路同时又被叫做逻辑电路，那是因为电路中的“ 1 ”和“ 0 ”还具有逻辑意义，例如逻辑“ 1 ”和逻辑“ 0 ”可以分别表示电路的接通和断开、事件的是和否、逻辑推理的真和假等等。电路的输出和输入之间是一种逻辑关系。这种电路除了能进行二进制算术运算外还能完成逻辑运算和具有逻辑推理能力，所以才把它叫做逻辑电路。

由于数字逻辑电路有易于集成、传输质量高、有运算和逻辑推理能力等优点，因此被广泛用于计算机、自动控制、通信、测量等领域。一般家电产品中，如定时器、告警器、控制器、电子钟表、电子玩具等都要用数字逻辑电路。

数字逻辑电路的第一个特点是为了突出“逻辑”两个字，使用的是独特的图形符号。数字逻辑电路中有门电路和触发器两种基本单元电路，它们都是以晶体管和电阻等元件组成的，但在逻辑电路中我们只用几个简化了的图形符号去表示它们，而不画出它们的具体电路，也不管它们使用多高电压，是 TTL 电路还是 CMOS 电路等等。按逻辑功能要求把这些图形符号组合起来画成的图就是逻辑电路图，它完全不同于一般的放大振荡或脉冲电路图。

数字电路中有关信息是包含在 0 和 1 的数字组合内的，所以只要电路能明显地区分开 0 和 1，0 和 1 的组合关系没有破坏就行，脉冲波形的好坏我们是不大理会的。所以数字逻辑电路的第二个特点是我们主要关心它能完成什么样的逻辑功能，较少考虑它的电气参数性能等问题。也因为这个原因，数字逻辑电路中使用了一些特殊的表达方法如真值表、特征方程等，还使用一些特殊的分析工具如逻辑代数、卡诺图等等，这些也都与放大振荡电路不同。

三．数字电路的数制

在我们的日常生活中常用的进制主要是十进制（因为我们有十个手指，所以十进制是比较合理的选择，用手指可以表示十个数字，0的概念直到很久以后才出现，所以是1－10而不是0－9）。例如：在早期设计的机械计算装置中,使用的不是二进制，而是十进制或者其他进制，利用齿轮的不同位置表示不同的数值，这种计算装置可能更加接近人类的思想方式。比如说一个计算设备有十个齿轮，它们级连起来，每一个齿轮有十格，小齿轮转一圈大齿轮走一格。这就是一个简单的十位十进制的数据表示设备了，可以表示0到999999999的数字。配合其他的一些机械设备，这样一个简单的基于齿轮的装置就可以实现简单的十进制加减法了。而在如今的信息化、数字社会，十进制不能满足人们的使用要求，从而出现了不同的进制，如我们常说的二进制、八进制、十六进制等

二进制是计算技术中广泛采用的一种数制。计算机运算基础采用二进制。电脑的基础是二进制，电子计算机出现以后，使用电子管来表示十种状态过于复杂，所以所有的电子计算机中只有两种基本的状态，开和关。也就是说，电子管的两种状态决定了以电子管为基础的电子计算机采用二进制来表示数字和数据。这种通过不同的位置上面不同的符号表示数值的方法就是进制表示方法。一个字是电脑中的基本存储单元，根据计算机字长的不同,字具有不同的位数，现代电脑的字长一般是32位的，也就是说，一个字的位数是32。字节是8位的数据单元,一个字节可以表示0－255的数据。对于32位字长的现代电脑，一个字等于4个字节，对于早期的16位的电脑，一个字等于2个字节。八进制的数较二进制的数书写方便，常应用在电子计算机的计算中。十六进制常用在单片机的编程里。数制应用领域范围之广，一时难以一一举例，未来的世界数字化，期待着。

四、数字逻辑设计在生活中的应用

随着数字机顶盒、数字高清电视和液晶平板电视的迅猛发展，日常消费电子产品中的数字视频解调接收器和视频图像处理信号接收前端的重要模块-模数转换器的应用越来越广泛，而且随着整机产品的功能和性能要求越来越高，功耗低面积小的数字视频片上系统(SoC)单芯片已经成为10位分辨率、多通道模数转换器的主要应用芯片，例如3通道采集RGB和YUV信号的视频模拟前端。但是由于片上系统单芯片集成了大量的模拟电路和数字逻辑电路，内部时钟频率也非常高，因此导致电路噪声偏大，影响模数转换器的性能。如何使模数转换器既拥有较强的抗干扰能力，同时达到低功耗的要求，越来越成为模拟集成电路研究的热点和难点。论文主要研究了兼容0.18um 1.8V标准数字逻辑CMOS工艺应用于数字视频领域的流水线模数转换器，通过matlab的分析和优化，建立了系统级的设计框架，然后根据系统需求的采样率、输出分辨率等要求计算出影响模数转换器性能参数的限制指标。再根据工艺参数和EDA工具设计出了晶体管级电路并进行了全电路性能仿真。最后设计了整个模数转换器和测试芯片的布局及版图，完成了整个芯片设计的全部流程。期间主要的研究成果和工作有以下几个方面：(1)一般流水线模数转换器常用的动态比较器需要从外部输入参考源与输入信号进行比较然后输出数字域的结果，而本文提出的无输入参考源动态比较器不需要在比较器之外引入参考源而是利用比较器输入对管的差别产生比较阈值，这样减轻了参考源驱动电路的负载，排除了外部电路对动态比较器组成的子模数转换器模块的干扰，另外减少了外部引入参考源走线的数量进而减小了硅面积。(2)论文设计的低功耗高速模数转换器使用了1.8V电源，为了减少开关电容电路采样的信号失真，提出了一种新型的开关栅增压电路，使得信号开关器件的栅电压与输入信号无关，保持开关的导通电阻是常数，而且在增压传输路径中的开关导通电阻也与信号无关，从而降低了信号的谐波失真，提高了电路的动态范围。此外，所有的NMOS开关电路的衬底始终接在电路的最低电平上，这样就使该电路可以在普通的0.18um 1.8V数字标准逻辑CMOS工艺上实现，从而降低了芯片制造成本。(3)虽然流水线模数转换器的冗余位数字校正(RSD)能够消除一定的误差，但是在低电压应用中，由于信号输入幅度相对较高，因此冗佘校正后的误差仍较大，为了保证整个模数转换器依然有良好的线性度和良好的信噪比，论文提出了内插冗余校正技术。该技术的原理是：由于根据系统定义的噪声限制指标和制造工厂提供的工艺匹配参数可以计算出第i级之后插入一级冗余校正级。因此内插冗余校正级可以把第i级的输出大于正常输入范围数倍之内的信号做为输入(主要是第1级到第i级累积的误差并被MDAC电路放大引起的)然后输出时校正到后级能接受的正常输入范围，这样就可以避免最终模数转换器输出钳位和饱和引起整个ADC的线性度和动态范围的下降。(4)为了兼容标准数字逻辑工艺，MDAC中没有使用线性度较高的MiM电容，而是选择了三明治式金属层间电容(stack capacitor)，这需要通过仔细提取金属层间电容的寄生参数以确保电容的线性度能保证整个ADC的性能。(5)为了优化电路的功耗和面积，论文设计的流水线模数转换器采用了运算放大器复用技术，这样可以让相邻的两个MDAC共用一个运算放大器，有效地降低了功耗和面积。论文进行了两次硅实验，实验一是使用0.5um 2层多晶硅3层金属CMOS混合信号工艺实现了1MHz采样的10位流水线模数转换器电路，验证满足静态参数特性和动态参数性能的设计方法；实验二是使用0.18um 1.8V单层多晶硅6层金属标准逻辑工艺实现了100MHz采样的10位流水线模数转换器。在模数转换器的测试方面主要设计了高速电路应用的PCB板和整个测试平台环境搭建。实验一和实验二的DNL分别为0.71 LSB和0.47LSB；INL分别为0.8LSB和0.55LSB；实现的有效位(ENOB)分别为9.7位(1MHz采样)和9.3位(100MHz采样)；芯片面积分别为1.7mm~2和0.98mm~2；功耗分别为45mW和63mW，其中实验二的功耗优质因子(FOM)和面积优质因子(FOM_A)分别为0.995pJ.V／Sa和1.55e-11mm~2／Sa，这两个指标达到了近几年收录在JSSC和ISSCC等国际核心刊物的流水线模数转换器的研究成果，能够实现低功耗低硅面积数字视频及SoC嵌入式应用。

应用实例：

三路抢答器

图 1 是智力竞赛用的三路抢答器电路。裁判按下开关 SA4，触发器全部被置零，进入准备状态。这时 Q1 ～ Q3 均为 1，抢答灯不亮；门 1 和门 2 输出为 0，门 3 和门 4 组成的音频振荡器不振荡，扬声器无声。

竞赛开始，假定 1 号台抢先按下 SA1，触发器 C1 翻转成 Q1=1、Q1=0。于是： ① 门 2 输出为 1，振荡器振荡，扬声器发声； ②HL1 灯点亮； ③ 门 1 输出为 1，这时 2 号、3 号台再按开关也不起作用。裁判宣布竞赛结果后，再按一下 SA4，电路又进入准备状态。

彩灯追逐电路

图 2 是 4 位移位寄存器控制的彩灯电路。开始时按下 SA，触发器 C1 ～ C4 被置成 1000，彩灯 HL1 被点亮。CP 脉冲来到后，寄存器移 1 位，触发器 C1 ～ C4 成 0100，彩灯 HL2 点亮。第 2 个 CP 脉冲点亮 HL3，第 3 个点亮 HL4，第 4 个 CP 又把触发器 C1 ～ C4 置成 1000，又点亮 HL1。如此循环往复，彩灯不停闪烁。只要增加触发器可使灯数增加，改变 CP 的频率可变化速度。

第二篇：《数字逻辑电路》课程教学大纲

《数字逻辑电路》课程教学大纲

第一章 数制与编码

在数字电路和计算机中，只用0和1两种符号来表示欣喜，参与运算的数也是由0和1构成的，即二进制数。考虑到人类计数习惯，在计算机操作时，一般都要把输入的十进制数转换为二进制数后再由计算机处理；而计算机处理的二进制结构也需要转换为便于人类识别的十进制数然后显示出来，因此，需要学习不同的数值及转换方法。

通过这一章的学习，学习者要理解数字电路的特点以及几种数制之间的转换方法 进一步学习后续内容打好基础；

本章的主要教学内容（教学时数安排：8学时）： §1.1 概述

§1.2 数制与编码 §1.3 编码

第二章 逻辑代数

本章主要介绍逻辑代数的基本定理和定律，常用公式及三大规则（代入、反演、对偶）。

通过本章的学习熟悉逻辑代数的各种表示方法（真值表、表达式及逻辑图等），理解各种逻辑门的图形符号，理解最小项的基本概念及标准与或式的表示方法。掌握逻辑代数变换技巧及逻辑代数化简方法。

本章的主要教学内容（教学时数安排：8学时）： §2.1 逻辑代数的基本概念 §2.2 逻辑代数的运算法则 §2.3 逻辑代数的表达式 §2.4 逻辑代数的公式简化法

第三章 门电路

本章介绍典型TTL集成电路的基本工作原理，典型TTL与非门主要外部特性（电压传输特性、输入特性、输出特性），OC门和TS门的图形符号及逻辑功能，及其正确应用的注意事项。

要了解典型TTL集成电路的基本工作原理，要求掌握典型TTL与非门主要外部特性（电压传输特性、输入特性、输出特性），熟悉一些主要参数，理解OC门和TS门的图形符号及逻辑功能，了解其正确应用及注意事项。了解MOS门电路（特别是CMOS门电路）的构成，熟悉逻辑特性。

本章的主要教学内容（教学时数安排：8学时）： §3.1 概述

§3.2 体二极管和三极管的开关特性 §3.3 分立元件门 §3.4 TTL集成门

§3.5 其他类型的双极型集成电路 §3.6 MOS集成们

第四章 组合逻辑电路

本章主要介绍了掌握组合逻辑电路的分析方法，一些常用的组合逻辑电路，如加法器、数据选择器、数据分配器等，以及半导体数码管的基本结构和引脚符号的含义，组合逻辑电路的竞争冒险现象。

通过本章的学习，要掌握组合逻辑电路的分析方法，以识别给定电路的逻辑功能，能设计一些简单的，常用的组合逻辑电路，掌握编码器、译码器的基本概念及应用方法，了解半导体数码管的基本结构和引脚符号的含义，了解加法器、数据选择器、数据分配器的基本原理和应用，了解组合逻辑电路的竞争冒险现象。

本章的主要教学内容（教学时数安排：8学时）： §4.1 概述

§4.2 若干常用的组合逻辑电路

§4.3 基于Verilog HDL的组合逻辑电路设计 §4.4 组合逻辑电路的竞争——冒险现象

第五章 触发器

本章主要介绍了基本RS触发器的组成、工作原理、逻辑功能及逻辑功能的描述方法，还有同步触发器的电路结构，逻辑功能，主要介绍了边沿JK触发器、T触发器、维持阻塞D触发器集成JK、D触发器。

通过本章的学习，要理解掌握基本RS触发器的组成、工作原理、逻辑功能及逻辑功能的描述方法，了解同步触发器的电路结构，熟记其逻辑符号、逻辑功能，并会熟练运用，掌握主从JK触发器、T触发器、维持阻塞D触发器的逻辑符号，逻辑功能；掌握集成JK、D触发器的使用常识。

本章的主要教学内容（教学时数安排：8学时）： §5.1概述

§5.2 基本RS触发器 §5.3 钟控触发器 §5.4 集成触发器

§5.6 触发器之间的转换

§5.7 基于Verilog HDL的触发器设计

第六章 时序逻辑电路

本章主要介绍了时序逻辑电路的概念及与组合逻辑电路的区别，寄存器的电路组成、常见类型及逻辑功能，以及时序逻辑电路的分析方法和设计方法，重点介绍了常见的二进制、十进制计数器工作原理及功能，集成寄存器、计数器的工作原理与设计方法。本章是本课程的重要部分。

通过本章的学习，掌握时序逻辑电路的概念及与组合逻辑电路的区别，掌握寄存器的电路组成、常见类型及逻辑功能，熟练掌握时序逻辑电路的分析方法和设计方法，掌握常见的二进制、十进制计数器工作原理及功能，了解集成寄存器、计数器的使用常识。

本章的主要教学内容（教学时数安排：8学时）： §6.1 概述

§6.2 数码寄存器和移位寄存器 §6.3 计数器 §6.4 基于Verilog HDL的时序逻辑电路的设计

第七章 脉冲单元电路

本章主要介绍脉冲波形的主要参数，555定时器、单稳态触发器、施密特触发器、多谐振荡器的电路组成、工作原理以及各种触发器的应用。

通过本章的学习后，要掌握脉冲产生和变换电路的调试方法熟悉脉冲波形的主要参数，掌握单稳态触发器、施密特触发器、多谐振荡器的电路组成和工作特点，掌握555定时器的功能。

本章的主要教学内容（教学时数安排：6学时）： §7.1 概述

§7.2 施密特触发器 §7.3 单稳态触发器 §7.4 多谐振荡器

第八章 数模和模数转换

本章主要介绍了 A/D与D/A转换电路的概念及A/D与D/A转换的区别，A/D与D/A转换电路组成、常用参数、分辨率和误差。

通过本章的学习后，要掌握A/D与D/A转换电路的概念及A/D与D/A转换的区别，掌握A/D与D/A转换电路组成、常用参数、分辨率和误差，熟练掌握转换的使用环境和特定型号。

本章的主要教学内容（教学时数安排：6学时）： §8.1 概述 §8.2 数模转换 §8.3 模数转换

第九章 程序逻辑电路

半导体存储器是程序逻辑电路中的主要组成部分。本章主要介绍了程序逻辑电路的结构和特点，然后系统的介绍了半导体存储器的工作原理和使用方法。

通过本章的学习后，要了解程序逻辑电路的结构和特点，并掌握半导体存储器的工作原理和使用方法

本章的主要教学内容（教学时数安排：4学时）： §9.1 概述

§9.2 随机存储器 §9.3 只读存储器

§9.4 程序逻辑电路的应用

制定者：

执笔 校对者: 审定者：

批准者：

第三篇：数字逻辑电路学习总结

数字逻辑电路学习总结

学

号：

、姓

名：

学

院：

专

业：

数字逻辑电路学习总结

经过一学期的学习，我对数字逻辑电路这门课程总结如下： 一：数字逻辑电路绪论及基础

1．数字信号与模拟信号的区别（数值和时间的连续性与不连续性）2．数字电路特点:电路结构简单，便于集成化；工作可靠，抗干扰能力强；信息便于长期保存和加密；产品系列全，通用性强，成本低；可进行数字运算和逻辑运算。

3．数制转换（二进制、八进制、十六进制、8421BCD码）

十～二：右→左，每三位构成一位八进制，不够补0

二～八：右←左，每一位构成三位二进制

八～二：右→左，每四位构成一位十六进制，不够补0

十六～二：右 →左，每一位构成一位二进制

十～8421BCD：每一位组成8421BCD码 4．二进制运算（0+0=0，0+1=1，1+1=1 0）

5．基本逻辑门（与门、或门、非门、与非门、或非门、异或、同或）

与门：F=ABC

或门：F=A+B+C

非门：F|

与非门：（AB）| 或非门：F=（A+B）| 异或门：F=A|B+AB|=A（+）B 同或门：F=AB+A|B|=A（*）B 6．逻辑代数基本公式及定理

7．最大项与最小项（为互补关系）8．逻辑函数化简（代数法和卡诺图法）卡诺图包围圈尽量大，个数尽量小，要全部包围，包含2^n个方格

二：组合逻辑电路

1.组合逻辑电路的分析与设计

任一时刻的输出只取决于同一时刻输入状态的组合，而与电路原有的状态无关的电路

分析：写出表达式，列出真值表，根据化简函数式说明逻辑功能 设计：列出真值表，写出逻辑函数，化简，画逻辑图 2.半加器与全加器的区别（考虑是否进位）

3.编码器（二～十进制编码器P120、优先编码器P134）8-3优先编码器

10-4优先译码器

4.译码器（二进制编码器P140、二至十进制译码器P143）3-8译码器

5.数据选择器

4选1数据选择器 8选1数据选择权

三：触发器

1.触发器 逻辑功能可分：

RS触发器 D触发器 JK触发器 T触发器 T’触发器 触发方式可分：

电平触发器 边沿触发器 主从触发器 电路结构可分：

基本RS触发器 同步触发器 维持阻塞触发器 主从触发器 边沿触发器 2.触发器的转换

公式法和图形法（了解触发器的逻辑符号，对比表达式的特性，画出逻辑图）

说明：真值表

表达式

约束条件

CP脉冲有效区

实现的功能

各触发器的转换波形图的画法 四：时序逻辑电路

1.同步时序逻辑电路的分析与设计

分析：确定电路组成→写出输出函数和激励函数的表达式→电路的次态方程→作状态表和状态图→做出波形图→功能描述→检查电路是否能自启动

设计：确定输入、输出及电路状态来写出原始状态表和原始状态图化简原始状态表（可用卡诺图化简）→进行状态赋值（写出真值表）→选择触发器

2.异步时序逻辑电路分析

写出激励函数表达式→写出电路的次态方程组→作状态表→做时序图，说明电路功能

3.计数器

同步计数器：同CP

异步计数器：不同CP 写出时序方程、输出方程、驱动方程→次态方程→状态计算，列出状态表→画出状态图

功能描述：其实数字电路在我们生活中有很大的作用，在人们的日常生活中，常用的计算机，电视机，音响系统，视频记录设备，长途电话等电子设备或电子系统，无不采用数字电路或数字系统数字电子技术的应用。关于数制和码制学习，主要涉及进制之间的变换，转换等。当然也强调了二进制的各种运算，以及源码反码补码运用等。几种常用的编码，我们主要学的是BCD码，还有余3码。

如果说关于数制和码制学习还看不出和数字电路有何关系，接下来的逻辑代数基础这章更加靠近我们之后的数字电路学习了，对于数制仅仅只是工具。各种真值表，门电路，逻辑方程等等都全面。本章也有很多需要去记忆的公式定理，比方说基本公式，常用公式以及逻辑代数的基本定理等等。

逻辑函数的表示方法有这几种：

1、逻辑真值表

2、逻辑函数式

3、逻辑图

4、波形图，这些表示方法之间是可以互相转换的。

逻辑函数的两种标准形式，最小项和最大项，我们用最小项用的是最多。由于随着课程学习的深入我们遇到的逻辑函数表达式越来越复杂，自然需要化简来实现公式的简化，电路的简化，于是我们学习到了卡诺图化简法，用卡诺图化简法大大提高了我们化简的效率和准确率。

在一些实际电路中我们并不需要一些变量，这些变量或许会影响我的结果或者也不影响，这些变量统称为无关项，在函数表达式中我们称之为约束项和任意项。对于无关变量的作用，通常用于化简以及之后的消除竞争——冒险现象等。

我们有了逻辑代数这一直接数字电路基础，之后的组合逻辑电路和时序逻辑电路的分析和设计，便更加明确和逻辑。

组合逻辑电路学习我们才真正意义上开始接触逻辑电路。组合逻辑电路的逻辑功能是任意时刻的输出仅仅决定于该时刻的输入；电路结构则是不含有记忆器件。逻辑功能的描述和之前学习表示方法一致，真值表，逻辑方程，逻辑图和波形图。对于组合逻辑电路分析方法则是：①逐条写出电路输入到输出的逻辑函数式；②用公式化简法和卡诺图化简法让函数式化简；③为了更加直观可以转换为真值表形式；④最后分析结果。组合逻辑的设计方法步骤：先逻辑抽象，再写逻辑函数式，然后选择器件类型，转化适当形式。

主要的基本组合逻辑电路不多，比如：普通编码器，优化编码器，译码器，显示译码器，数据选择器，加法器（全加器，半加器，一位加法器，多位加法器，多元加法器，超前进位加法器），数值比较器等等。这些都是我们很常用而且很基本的组合逻辑电路。

对于组合逻辑电路中，竞争——冒险现象可以通过接入滤波电容，引入选通脉冲和修改逻辑设计来实现消除竞争冒险现象。

第四篇：数字逻辑电路实验报告

《数字逻辑电路》实验报告

第次实验：

姓名：

学号：

级系班

邮箱：

时间：

正文（由下面八项内容评定每次实验报告成绩）

一、实验目的本次实验预期要学习到的知识、方法等

二、实验原理（背景知识）

本次实验需要的理论知识背景、实验环境和工具等前期准备知识，预习时完成的引导性实验内容一般在此有所体现。

三、实验器材/环境

本次实验中使用的硬件器材和软件环境

四、实验设计思路（验收实验）

验收实验的设计流程图/卡诺图/真值表/代码等或其他

五、实验过程（验收实验的过程）

充分截图，详细说明实验过程步骤等

六、实验结果

简单介绍本次实验完成的工作，学到的知识等。

七、实验中遇到的问题及解决方案

请将已经解决的问题写在这里，没有解决的问题也可以保留在这里，但是可能不能立即得到回答，没有得到回答的问题请在下一次课时向老师和助教当面提问。

八、实验的启示/意见和建议

1对本课程或本次实验的意见建议等，如：实验内容难度，实验时间安排，如何提高实验效果等。

2对本次实验内容你有没有让同学更有兴趣的建议，或者如何才能让你对本次实验更有兴趣？

3你有好的与本次实验有关的实验内容建议吗？比如在日常的学习和生活中遇到的，可以转换为实验的内容？

我们将非常感谢你给我们提出意见和建议，这将使我们的课程更加生动有效。

附：本次实验你总共用了多长时间？包括预习时间、和课堂完成时间。（请大家如实统计，时间长短不影响本次实验的成绩。这个主要用于统计大家的工作时间，粗略确定实验的难度，为我们以后的实验设计提供参考。）

感谢大家的观看和支持！

第五篇：数字逻辑电路实验报告

数字逻辑电路设计

--多功能数字钟

学院：计算机科学与通信工程 专业： 姓名： 学号：

指导老师：

江苏大学计算机10 数字逻辑电路设计报告

多功能数字钟

一、设计任务及要求

（1）拥有正常的时、分、秒计时功能。

（2）能利用实验板上的按键实现校时、校分及清零功能。（3）能利用实验板上的扬声器做整点报时。（4）闹钟功能

（5）在MAXPLUS II 中采用层次化设计方法进行设计。

（6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。

二、多功能数字钟的总体设计和顶层原理图

作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

江苏大学计算机10 数字逻辑电路设计报告

（1）计时模块

该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。

用两个74160连成24进制的计数器，原图及生成的器件如下：

江苏大学计算机10 数字逻辑电路设计报告

（2）校时模块

校时模块设计要求实现校时，校分以及清零功能。

*按下校时键，小时计数器迅速递增以调至所需要的小时位。*按下校分键，分计数器迅速递增以调至所需要的分位。*按下清零键，将秒计数器清零。

注意事项：① 在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。

② 利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，可以消除抖动。

③ 计时采用1HZ的脉冲驱动计数器计数，而校时则需要较高频率的信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选择器进行选择，条件即为是否按键。

注：D触发器用于按键的消抖，接更高的频率用于校时和校分，二路选择器用于区分是正常计时还是校时。

江苏大学计算机10 数字逻辑电路设计报告

数字，6次一个循环，形成一个扫描序列。利用人眼的视觉暂留则可以同步显示6个数字。

注：

CLK为时钟信号，S为计数器的小时，F为分，M为秒，SELOUT为六路选择器，选择哪个数码管工作，SEGOUT为七段译码器，使数码管显示数字。

器件（6）闹钟模块

注意事项：① 设定的闹钟的时间应使用新的计数器进行存储，与正常的计时互不干扰。

② 与正常计时状态的显示切换。可以设定一个按键，用于选择是将计时时间还是将闹钟时间送至动态显示模块。

③ 应实现一个比较模块，当计时到与闹钟时间相等时，则驱动扬声器鸣叫。

④ 闹钟响声应限定在一定时间内，且在这段时间内应随时可以通过按键取消闹时状态。

闹钟调时和分以及正常计时与闹钟定时之间的选择原图及生成的器件如下：

江苏大学计算机10 数字逻辑电路设计报告

注：

输入端CLK为时钟信号，SD清零，NAOZHONG是使计数器正常计时和闹钟定时界面的切换，SE调闹钟的小时，SD调闹钟的分，输出端即为闹钟的小时和分。

闹钟界面和正常计时界面的转换器件如下：

注：

S表示计时器的时，F表示计时器的分，M表示计数器的秒；

SS表示闹钟的时，FF表示闹钟的分；Q为计时和闹钟两个界面的切换开关，ABC为输出的时间。

正常计时时间和设定闹钟时间的比较器件如下：

注：

江苏大学计算机10 数字逻辑电路设计报告

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_06 is port(clk:in std_logic;

clear:in std_logic;

c:out std_logic;

k1,k0:out std_logic_vector(3 downto 0));

end cnt60_06;architecture cnt of cnt60_06 is signal q1,q0:std_logic_vector(3 downto 0);begin

process(clk,clear)

begin

if(clear='1')then

q1<=“0000”;q0<=“0000”;c<='0';

else

if(clk'event and clk='1')then

if(q1=“0101” and q0=“1001”)then-----到59

q1<=“0000”;q0<=“0000”;c<='1';

elsif(q1<“0101” and q0=“1001”)then

q0<=“0000”;q1<=q1+'1';c<='0';

elsif(q0<“1001”)then

q0<=q0+'1';

end if;

end if;

end if;

k1<=q1;

k0<=q0;

end process;end cnt;

用VHDL语言写的报时器源代码如下：

library ieee;use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity alert_06 is port(f1,f0,m1,m0:in std_logic_vector(3 downto 0);

siga,sigb:out std_logic);

end alert_06;

architecture a of alert_06 is begin siga<='1'when(f1=“0101” and f0=“1001” and m1=“0101” and(m0=“0000” or m0=“0010” or m0=“0100” or m0=“0110” or m0=“1000”))else'0';

0

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port(clk:in std_logic;

s :in std_logic_vector(7 downto 0);

f :in std_logic_vector(7 downto 0);

m :in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));end display_06;

architecture a of display_06 is signal number:std_logic_vector(3 downto 0);signal sel

:std_logic_vector(5 downto 0);signal seg

:std_logic_vector(6 downto 0);signal q

:std_logic_vector(2 downto 0);begin a:process(clk)begin if(clk'event and clk='1')then q<=q+1;end if;end process a;process(q)begin case q is

when“000”=>sel<=“000001”;when“001”=>sel<=“000010”;when“010”=>sel<=“000100”;

when“011”=>sel<=“001000”;when“100”=>sel<=“010000”;when“101”=>sel<=“100000”;when others=>sel<=“000000”;end case;end process;

process begin if sel =“000001”then

number<=m(3 downto 0);elsif sel=“000010”then

number<=m(7 downto 4);elsif sel=“000100”then

number<=f(3 downto 0);elsif sel=“001000”then

number<=f(7 downto 4);

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end switch_06;

architecture a of switch_06 is begin process(Q,s,ss,f,ff,m)Begin

if(Q='1')then

A<=ss;B<=ff;C<=“00000000”;

else

A<=s;B<=f;C<=m;

end if;

end process;

end a;正常计时时间和设定的闹钟时间之间的比较的源代码如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comp_06 is port(s,ss,f,ff:in std_logic_vector(7 downto 0);d:out std_logic;Q:in std_logic);end comp_06;architecture behavior of comp_06 is

begin process(Q,s,ss,f,ff)begin if(rising_edge(Q))then if(s=ss and f=ff)then d<='1';

else d<='0';end if;end if;end process;end behavior;